JPS58146080A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS58146080A JPS58146080A JP57027104A JP2710482A JPS58146080A JP S58146080 A JPS58146080 A JP S58146080A JP 57027104 A JP57027104 A JP 57027104A JP 2710482 A JP2710482 A JP 2710482A JP S58146080 A JPS58146080 A JP S58146080A
- Authority
- JP
- Japan
- Prior art keywords
- address
- page
- register
- counter
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 abstract description 15
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 abstract 1
- 101150046378 RAM1 gene Proteins 0.000 abstract 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 abstract 1
- 241001233037 catfish Species 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路に係シ、特に読み出し書き込みメモ
リ（以下ＲＡＭと略す）とアドレスカウンターの構成に
関する亀のである。
リ（以下ＲＡＭと略す）とアドレスカウンターの構成に
関する亀のである。
最近電子計算機で図形処理を行う仁とが多く表りている
。その場合マトリックス演算が必要である。例えば、ｍ
行ｎ列のマトリックス［Ａ］とｍ行ｎ列のマトリックス
ＣＢ）の加算を行う場合、マトリックス［Ｂ］は演算の
前の被演算定数設定のときに、Ｂ１１ ＊Ｂ１＋６・・
・・・・ｒ Ｂ１□Ｊ１＊Ｂ話、・・・・・・、Ｂ３□
・・・・・・。
。その場合マトリックス演算が必要である。例えば、ｍ
行ｎ列のマトリックス［Ａ］とｍ行ｎ列のマトリックス
ＣＢ）の加算を行う場合、マトリックス［Ｂ］は演算の
前の被演算定数設定のときに、Ｂ１１ ＊Ｂ１＋６・・
・・・・ｒ Ｂ１□Ｊ１＊Ｂ話、・・・・・・、Ｂ３□
・・・・・・。
Ｂ！、ｌ、Ｂ、、、・・・・・・、Ｂ□とＲＡＭにアク
セスし書き込んで行き、演算のときも同様にアクセスし
、読み出して行かなけれにならない。
セスし書き込んで行き、演算のときも同様にアクセスし
、読み出して行かなけれにならない。
一方、ｍ行ｎ列の１トリツクス〔Ａ〕と１行ｍ列のマト
リックスＣＢ）の乗算の場合、マトリックスＣＢ］は演
算の前の被演算定数設定のときに、ＢＢｌｌｌＢｌ ＋
””＊’ ｅ Ｂ １ｍ ＊Ｂ＊１ ｔＢｍｍ ＊”
°”’ ＊ ８１ｍ ｔｏ” ”’ −Ｂ ｍ １ ＊
Ｂ ｍ！ １・・・・・・、Ｂ７．とアクセスし書き込
んで行き、演算のときはＢ１１ ＋Ｂ！１ ｔ・・・・
・・＊Ｂａｌ ｔＢｌｆｉ ｐＢ鯰、・・・・・・＊Ｂ
ｒ１ｔ・・・・・・。
リックスＣＢ）の乗算の場合、マトリックスＣＢ］は演
算の前の被演算定数設定のときに、ＢＢｌｌｌＢｌ ＋
””＊’ ｅ Ｂ １ｍ ＊Ｂ＊１ ｔＢｍｍ ＊”
°”’ ＊ ８１ｍ ｔｏ” ”’ −Ｂ ｍ １ ＊
Ｂ ｍ！ １・・・・・・、Ｂ７．とアクセスし書き込
んで行き、演算のときはＢ１１ ＋Ｂ！１ ｔ・・・・
・・＊Ｂａｌ ｔＢｌｆｉ ｐＢ鯰、・・・・・・＊Ｂ
ｒ１ｔ・・・・・・。
Ｂｌｔａ ＋ Ｂ鵞□・・・・・・ｔＢｍｍとアクセス
し読み出して行く必要がある。
し読み出して行く必要がある。
従来、との作業はプログラム上つまりソフト上で処理し
ていたため、多くのプログラム領域が必要であるととも
に、処理時間も必然的に長く外っていた。
ていたため、多くのプログラム領域が必要であるととも
に、処理時間も必然的に長く外っていた。
本発明は、ステータスレジスタの値によつて、ｎビット
とｍビットのアドレスカウンタからの桁上げ信号を制御
することによシ、ｎビットアドレスカウンタとｍビット
アドレスカウンタを一方が上位、他方が下位のｎ−１−
ｍビットの絣続接続アドレスカウンタとして構成し、ｎ
ｘｍ個のマトリックス演算用レジスタをｎ番地ｍページ
及びｍ番地ｎページと２種類のアクセスを可能にするこ
とによつて、前述の欠点を補うものである。
とｍビットのアドレスカウンタからの桁上げ信号を制御
することによシ、ｎビットアドレスカウンタとｍビット
アドレスカウンタを一方が上位、他方が下位のｎ−１−
ｍビットの絣続接続アドレスカウンタとして構成し、ｎ
ｘｍ個のマトリックス演算用レジスタをｎ番地ｍページ
及びｍ番地ｎページと２種類のアクセスを可能にするこ
とによつて、前述の欠点を補うものである。
すなわち、被演算マトリックスＣＢ）をＲＡＭで構成し
、アドレスカウンタに回路を付加することによシ、前記
の加算時、乗算時ともに同一のＲＡＭを使用できるよう
にしたものである。なお、それぞれの項Ｂ＋３（１≦ｉ
≦ｍ、１≦ｊ≦ｎ）の構成ビット数は必要に応じて決定
すればよい。
、アドレスカウンタに回路を付加することによシ、前記
の加算時、乗算時ともに同一のＲＡＭを使用できるよう
にしたものである。なお、それぞれの項Ｂ＋３（１≦ｉ
≦ｍ、１≦ｊ≦ｎ）の構成ビット数は必要に応じて決定
すればよい。
つぎに図面を用いて詳細な説明を行う。第１図は本発明
マトリックス演算を行う為の被演算マトリックスレジス
タ〔Ｂ〕構成の一実施例であゐ。
マトリックス演算を行う為の被演算マトリックスレジス
タ〔Ｂ〕構成の一実施例であゐ。
１は任意のビット数で構成されるｎｌ（ｔ≦ｉ：！；−
ｍ。
ｍ。
１≦１≦ｎ）よりなるＲＡＭ、２はｍ桁のバイナリ−カ
ウンタ、３は１桁のバイナリ−カウンタ、４は上記ＲＡ
Ｍのアクセスの種類を選択するためのステータスレジス
タである。
ウンタ、３は１桁のバイナリ−カウンタ、４は上記ＲＡ
Ｍのアクセスの種類を選択するためのステータスレジス
タである。
まづ、ｍ行ｎ列のマ） ＩＪフックス加算の場合、ステ
ータスレジスタ４に′″０”を設定すればれ桁のバイナ
リ−カウンタ：３が最下位桁（以下Ｌ８Ｂと略す）、ｍ
桁のバイナリ−カウンタ＝２が最上位桁（以下ＭＳＢと
略す）となるｍ−）１桁のバイナリ−カウンタを構成す
ることにまり、ＲＡＭ：１をＢ： ＊Ｂ： ＋・・・・
・・、Ｂｍ、Ｂｍ、Ｂ：、・・・・・・、Ｂ；、・・・
・・・、Ｂｍ、Ｂｍ。
ータスレジスタ４に′″０”を設定すればれ桁のバイナ
リ−カウンタ：３が最下位桁（以下Ｌ８Ｂと略す）、ｍ
桁のバイナリ−カウンタ＝２が最上位桁（以下ＭＳＢと
略す）となるｍ−）１桁のバイナリ−カウンタを構成す
ることにまり、ＲＡＭ：１をＢ： ＊Ｂ： ＋・・・・
・・、Ｂｍ、Ｂｍ、Ｂ：、・・・・・・、Ｂ；、・・・
・・・、Ｂｍ、Ｂｍ。
・・・・・・ｌＢ二とアクセスすることができる。つ１
ｍｍページ番地のアクセスが可能となり、被演算定数設
定時には、そのアクセスで書き込んで行き、演算時にも
そのアクセスで読み出していく。
ｍｍページ番地のアクセスが可能となり、被演算定数設
定時には、そのアクセスで書き込んで行き、演算時にも
そのアクセスで読み出していく。
次にｍ行ｎ列のマトリックス（３）と１行ｍ列のマ）
リックス（Ｂ）の乗算の場合、被演算定数設定時には、
ステータスレジスタ＝４に１１ｍを設定すればｍ桁のバ
イナリ−カウンタ：２がＬ８Ｂ。
リックス（Ｂ）の乗算の場合、被演算定数設定時には、
ステータスレジスタ＝４に１１ｍを設定すればｍ桁のバ
イナリ−カウンタ：２がＬ８Ｂ。
１桁のバイナリ−カウンタ：３がＭ２Ｒとまるｍ＋０桁
のバイナリ−カウンタを構成することになシ、 ＲＡＭ
： １ をＢ： ＨＢＭ ＋ ・・・・・・、Ｂ
ｍ、Ｂ饗、Ｂ；、・・・・・・。
のバイナリ−カウンタを構成することになシ、 ＲＡＭ
： １ をＢ： ＨＢＭ ＋ ・・・・・・、Ｂ
ｍ、Ｂ饗、Ｂ；、・・・・・・。
Ｂｍ ｔ・・・・・・−Ｂ？＊Ｂ’Ｓｔ・・・・・・ｔ
Ｂｍとアクセスするととができる。つまりｎページｍ番
地のアクセスで書き込んで行き、演算時には、ステータ
スレジスタ：４に“０＃を設定し、ＲＡＭ ： １を”
ｉｓ”ｒ＊・・・・・・、Ｂ７゜Ｂｍ、Ｂ；、・・・・
・・、Ｂ；、・・・・・・、Ｂｍ、Ｂｍ、・・・・・・
、Ｂｍ、つまりｍページｎ番地とアクセスし読み出して
行く。
Ｂｍとアクセスするととができる。つまりｎページｍ番
地のアクセスで書き込んで行き、演算時には、ステータ
スレジスタ：４に“０＃を設定し、ＲＡＭ ： １を”
ｉｓ”ｒ＊・・・・・・、Ｂ７゜Ｂｍ、Ｂ；、・・・・
・・、Ｂ；、・・・・・・、Ｂｍ、Ｂｍ、・・・・・・
、Ｂｍ、つまりｍページｎ番地とアクセスし読み出して
行く。
上記のように同一のレジスタを図形の平行移動処理のと
き用いられる加算と回転移動処理のとき用いられる乗算
の、２種類に使用できる被演算マトリックスレジスタを
構成することが可能である。
き用いられる加算と回転移動処理のとき用いられる乗算
の、２種類に使用できる被演算マトリックスレジスタを
構成することが可能である。
第１図は本発明の一実施例、１は任意のビットで構成さ
れるｎ；（ｔ≦ｔ≦ｎ、ｌ≦ｊ≦ｍ）をｎｘｍ個集めて
構成されるＲＡＭ、２はｍ桁のバイナリ−カウンタ、３
社ｎ桁のバイナリ−カウンタ、４はバイナリ−カウンタ
の上位、下位を選択するためのステータスレジスタ。
れるｎ；（ｔ≦ｔ≦ｎ、ｌ≦ｊ≦ｍ）をｎｘｍ個集めて
構成されるＲＡＭ、２はｍ桁のバイナリ−カウンタ、３
社ｎ桁のバイナリ−カウンタ、４はバイナリ−カウンタ
の上位、下位を選択するためのステータスレジスタ。
Claims (1)
- 任意のピッ）ｎ及びｍで構成されるｎｘｒｎ個のレジス
タと、前記レジスタを番地とページでアドレスする為の
ｎビット及びｍビットのアドレスカウンタからなる読み
出し書き込みメモリーにおいて、前記アドレスカウンタ
の桁上げ信号を制御することによシ、前記ｎビット及び
ｍビットアドレスカウンタがそれぞれ一方が上位、他方
が下位の縦続接続カウンタとなる手段を備え、ｎ番地ｍ
ページ及びｍ番地ｎページの２種類のアクセスを可能と
することを特徴としたメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027104A JPS58146080A (ja) | 1982-02-22 | 1982-02-22 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027104A JPS58146080A (ja) | 1982-02-22 | 1982-02-22 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58146080A true JPS58146080A (ja) | 1983-08-31 |
Family
ID=12211771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027104A Pending JPS58146080A (ja) | 1982-02-22 | 1982-02-22 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146080A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620179U (ja) * | 1992-05-08 | 1994-03-15 | リ ミン−ビン | オートバイ用カバー |
| WO1997010600A1 (de) * | 1995-09-13 | 1997-03-20 | Siemens Aktiengesellschaft | Einrichtung zum sprungweisen adressieren bestimmter leitungen eines seriell arbeitenden digitalen speichers |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543676A (en) * | 1978-09-22 | 1980-03-27 | Fujitsu Ltd | Vertical-horizontal conversion system |
| JPS5667888A (en) * | 1979-11-06 | 1981-06-08 | Tokyo Shibaura Electric Co | Imageehandling memory unit |
-
1982
- 1982-02-22 JP JP57027104A patent/JPS58146080A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543676A (en) * | 1978-09-22 | 1980-03-27 | Fujitsu Ltd | Vertical-horizontal conversion system |
| JPS5667888A (en) * | 1979-11-06 | 1981-06-08 | Tokyo Shibaura Electric Co | Imageehandling memory unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620179U (ja) * | 1992-05-08 | 1994-03-15 | リ ミン−ビン | オートバイ用カバー |
| WO1997010600A1 (de) * | 1995-09-13 | 1997-03-20 | Siemens Aktiengesellschaft | Einrichtung zum sprungweisen adressieren bestimmter leitungen eines seriell arbeitenden digitalen speichers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10783942B2 (en) | Modified decode for corner turn | |
| US3299261A (en) | Multiple-input memory accessing apparatus | |
| JPS58144261A (ja) | デ−タ・プロセツサのマイクロワ−ド制御機構 | |
| EP3966821A1 (en) | Memory processing units and methods of computing dot products | |
| JPH0456339B2 (ja) | ||
| EP0303009A2 (en) | Signal generator for circular addressing | |
| JPS6375932A (ja) | ディジタル乗算器 | |
| US5231415A (en) | Booth's multiplying circuit | |
| JPH0145649B2 (ja) | ||
| CN113535120B (zh) | 可延展的多位数2n进位内存储加法器装置及操作方法 | |
| JPS58146080A (ja) | メモリ回路 | |
| US3292158A (en) | Data processing apparatus including means for processing word and character formatted data | |
| KR950006603A (ko) | 고정도수를 저장하는 컴퓨터내에서 이용가능한 메모리 주소위치의 수를 증가시키기 위한 메모리 주소지정방법 | |
| JPS6143752B2 (ja) | ||
| US20030172100A1 (en) | Calculating a sum of numbers using an overflow counter in an environment exceeded by the numbers in bit-size | |
| JPS5965371A (ja) | 中央処理装置 | |
| US20010051968A1 (en) | Digital arithmetic integrated circuit | |
| JPS61125656A (ja) | アドレス変換方式 | |
| JPH0588887A (ja) | データ処理装置 | |
| JPH0241070B2 (ja) | ||
| JP2906449B2 (ja) | ビットマップディスプレイ制御装置 | |
| JPH0340072A (ja) | アドレス制御機能を備えたメモリ装置 | |
| JP3451640B2 (ja) | Ｓｉｍｄ計算機 | |
| JPS63172356A (ja) | アドレス変換方式 | |
| JPH05265707A (ja) | 多精度運算方法及び多精度運算装置 |