CN113535120B - 可延展的多位数2n进位内存储加法器装置及操作方法 - Google Patents

可延展的多位数2n进位内存储加法器装置及操作方法 Download PDF

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Abstract

本发明提供一种可延展的多位数2n进位内存储加法器装置及操作方法，该装置包含具有只读存储器的永久性数位感知器内存储加法器，以存储加法表的二进制总和码来进行两个n位二进制整数运算元。由于整数可以多位数2n进位整数来表示，该2n进位内存储加法器装置可重复多次的位数加法运算以完成两个多位数2n进位整数运算元的二进制码加法运算。因此，该2n进位内存储加法器装置通过省略算术与逻辑单元、暂存器、存储器单元之间的数据移动来改善运算效率及运算能力。

Description

可延展的多位数2n进位内存储加法器装置及操作方法
技术领域
本发明有关于具有两个整数运算元(operand)的二进制(binary)内存储(in-memory)加法器装置。特别地，相较于传统二进制进位链(carry-chain)加法器，本发明根据存储于存储器阵列的算术表(arithmetical tables)，利用2n进位格式(n>1)来规划二进制内存储加法器，以改善运算效率及运算能力。根据该算术表，该2n进位内存储加法器装置可利用任意多的位数(digits)，来延展两个多位数的2n进位整数运算元的加法运算。
背景技术
如图1所示的现代化范纽曼型计算架构(Von Neumann computing architecture)中，中央处理单元(CPU)10根据来自主存储器11的指令及数据，执行逻辑运算。CPU 10包含一主存储器11、一算术与逻辑单元(arithmetic and logic unit，ALU)12、一输出/输入装置13及一程序控制单元14。在计算过程(Computation process)之前，由该程序控制单元14设定CPU 10指向存储在主存储器11中起始(initial)指令的起始地址码。之后，根据由程序控制单元14中与时脉同步(clock-synchronized)的地址指标(address pointer)所存取的主存储器11的循序指令，以算术与逻辑单元12处理该些数位数据。一般而言，CPU 10的数位逻辑运算过程是同步执行的且由一组预先写好并存储于存储器的循序指令所驱动。
在范纽曼型运算系统中，以二进制格式来表示所有数字。例如，以m位二进制格式表示一整数I如下：
I＝bm-12m-1+bm-22m-2+…+b121+b0＝(bm-1bm-2…b1b0)b,
其中，bi＝[0,1]，i＝0,…,(m-1)，且符号b代表该整数I以二进制格式来表示。
对整数的乘法、加法、减法及除法的算术运算需要操作多个运算(operant)整数的二进制码，以得到作为该算术运算最终结果的正确二进制表示。运算二进制码的操作包含将该运算二进制码馈入至不同的组合逻辑栅(combinational logic gate)以及将该运算二进制码数据放在IC芯片的暂存器(register)及存储器单元内的正确位置。因此，通过连接的汇流排线(bus-lines)，将该二进制码移动进出不同存储器单元、二进制暂存器及组合逻辑栅的操作步骤越多，运算功率也消耗得越多。特别地，当运算处理器操作于码串(code-string)的位层级(bit-level)时，随着操作步骤的增加，将大幅增加由于该连接的汇流排线、逻辑栅、暂存器及存储器的电容充放电而导致的功率消耗，而消耗功率可利用数学式表示为P～f×C×VDD 2，其中f代表各过程时间(process time period)的步骤周期(stepcycle)、C代表整个运算过程中有关充放电的总电容值(capacitance)以及VDD代表高供电电压。例如，利用所谓的乘积累加(multiply-accumulation，MA)程序来完成两个整数(以两个n位的二进制码来代表)的乘法：一开始是一个n位运算元的各位与另一个n位运算元相乘(AND运算)来得到n个n位的二进制码；将各n位的二进制码平移(shift)至n行(row)的2n位暂存器的正确位置；在各行的2n位暂存器中，以零填满空的位暂存器；对于在暂存器内的n个2n位码串，进行(n-1)个步骤的加法运算，以得到乘法的2n位二进制码串；上述位层级操作的冗长步骤增加了运算处理器的负担。将数据串移动进出不同存储器单元、逻辑栅、暂存器的沉重数据流量，有如管线式(pipeline)处理方式，也会造成处理器的汇流排线雍塞。由于沉重数据流量的汇流排线雍塞引起的所谓范纽曼型瓶颈是计算过程减速的主要原因，再者，计算过程的位层级操作所需的操作步骤越多，IC芯片就需要更多的存储器空间来存储越多的指令码及暂时性数据。
相较于本发明的内存储方式，传统二进制加法器都是根据不同版本的组合式逻辑栅，通过前瞻(looking ahead)逻辑电路来改善进位传播。图2a显示一传统二进制全加器(full adder)的一逻辑表。图2b显示和图2a有关的二进制全加器的逻辑栅的架构示意图。图2c显示传统具两个运算元的位加法(bit-addition)操作的符号。一给定i位的单一位加法运算的逻辑表可以下列方程式来验证：ai+bi+ci＝(ci+1si)b，其中ai及bi为两个运算元的两个输入位、ci是上一次位加法运算的进位位(carry-bit)、ci+1是目前的进位位以及si是总和位(sum bit)。如图3所示，通过进位位节点ci所连接的一连串的(m-1)个全加器320及一个半加器310，建构成一个m位涟波进位(ripple-carry)加法器。
发明内容
本发明提供一种可延展的多位数2n进位内存储加法器装置，用以对一第一运算元及一第二运算元进行逐位数的加法运算，以产生一最终总和结果及一最终进位数，其中所述第一运算元、所述第二运算元及所述最终总和结果均是2n进位m位数，所述内存储加法器装置包含：
一内存储加法器，根据一第一控制信号的m个周期的各个周期(each of mcycles)，进行两个n位数的加法运算，其中所述两个n位数分别选自所述第一运算元及所述第二运算元，所述内存储加法器包含：
一第一只读存储器阵列，具有(2n×2n)行×2n列的第一存储器元件，用以平行地比较所述两个n位数以及(2n×2n)个2n位内容符号，其中所述(2n×2n)个2n位内容符号硬布线于所述(2n×2n)行的第一存储器元件之中，其中当所述两个n位数匹配所述(2n×2n)个2n位内容符号的其一时，所述第一只读存储器阵列促使一对应行的第一存储器元件将一对应匹配信号设为有效；
一第二只读存储器阵列，具有(2n×2n)行×(2×(n+1))列的第二存储器元件，根据一被设为有效的匹配信号，产生对应的两个(n+1)位总和值，其中一加法表的(2n×2n)对的(n+1)位总和值分别硬布线于所述(2n×2n)行的第二存储器元件之中；以及
一第一多工器，根据所述m个周期的各个周期的进位输入位，由所述对应的两个(n+1)位总和值之中选择其一输出当作一n位总和码及一进位输出位；以及
一存储元件，于所述第一控制信号的一目前周期，接收所述进位输出位，以及提供所述进位输出位当作下一个周期的进位输入位；
其中，于所述m个周期结束时所取得的m个n位总和码形成所述最终总和结果，其中，m及n是大于0的整数。
本发明还提供一种操作一可延展的多位数2n进位内存储加法器装置的方法，所述内存储加法器装置包含一内存储加法器以及一存储元件，所述内存储加法器包含一第一只读存储器阵列及一第二只读存储器阵列，所述第一只读存储器阵列包含(2n×2n)行×2n列的第一存储器元件，所述第二只读存储器阵列包含(2n×2n)行×(2×(n+1))列的第二存储器元件，其中一加法表的(2n×2n)对的(n+1)位总和值分别硬布线于(2n×2n)行的第二存储器元件之中，所述方法包含以下步骤：
提供步骤：提供两个n位数给所述第一只读存储器阵列，其中所述两个n位数是分别选自一第一运算元及一第二运算元；
比较步骤：平行地比较所述两个n位数以及(2n×2n)个2n位内容符号，其中当所述两个n位数匹配所述(2n×2n)个2n位内容符号的其一时，促使一对应行的第一存储器元件将一对应匹配信号设为有效，其中所述(2n×2n)个2n位内容符号硬布线于(2n×2n)行的第一存储器元件之中；
输出步骤：由所述第二只读存储器阵列，根据一被设为有效的匹配信号，输出对应的两个(n+1)位总和值；
选择步骤：根据来自所述存储元件的进位输入位，选择所述对应的两个(n+1)位总和值的其一输出当作一n位总和码及一进位输出位；
接收步骤：由所述存储元件，于一控制信号的m个周期的一目前周期中，接收所述进位输出位；以及
重复所述提供步骤、所述比较步骤、所述输出步骤、所述选择步骤以及所述接收步骤，直到处理完所述第一运算元及所述第二运算元的所有数为止，以得到一最终总和结果及一最终进位数；
其中所述第一运算元、所述第二运算元及所述最终总和结果皆是2n进位m位数；以及
其中，于所述m个周期结束时所取得的m个n位总和码形成所述最终总和结果。
本发明使用多个存储器阵列来进行直接算术运算，以减少数据通过连接的汇流排线于ALU、缓冲器、暂存器、存储器单元之间的移动频率，来改善计算效率及节省计算功率。同时，本发明的内存储加法装置可延展至任意多的位数的二进制码加法运算，其中通过多次(等于上述二进制码的位数)应用2n进位加法装置，来逐位数(digit by digit)进行该二进制码加法运算至任意多的位数。存储了2n进位格式的加法表的操作码信息的2n进位内存储加法器，可被视为基本加法处理单元，其被执行的加法过程类似人类以十进位格式、逐位数进行两个具任意多位数的整数之间的加法运算。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1显示一典型CPU的习知范纽曼型计算架构。
图2a显示一传统二进制全加器的一逻辑表。
图2b显示和图2a有关的二进制全加器的逻辑栅的示意图。
图2c显示传统具两个运算元的位加法运算的符号。
图3显示一传统m位涟波进位加法器包含一连串的(m-1)个二进制全加器及一个二进制半加器的架构示意图。
图4显示具有两个n位二进制整数运算元的n位对n位的加法表，每个表格单元格中有二行总和数码，其中位于各表格单元格内上面一行的总和数码对应进位位Ci＝0，而位于单元格内下面一行的总和数码对应进位位Ci＝1。
图5根据本发明一实施例，显示PDP内存储加法器的架构示意图，该PDP内存储加法器是应用于两个m位数2n进位整数运算元的单一位数加法运算。
图6根据图5的PDP内存储加法器，显示一个输入缓冲器及驱动单元的架构示意图。
图7根据图5的PDP内存储加法器，显示一个2n位×22n行的CROM阵列的架构示意图。
图8根据图5的PDP内存储加法器，显示一匹配检测单元的架构示意图。
图9根据图5的PDP内存储加法器，显示一个2×(n+1)位×22n行的RROM阵列的架构示意图。
图10根据图5的PDP内存储加法器，显示一个2对1多工器(根据进位位＝0或进位位＝1，来选择总和码的输出)的架构示意图。
图11根据本发明一实施例，显示具有两个m位数2n进位整数运算元的2n进位内存储加法器装置的架构示意图。
图12根据图11的2n进位内存储加法器装置，显示存储整数A的m位数×n位的二进制暂存器A，及存储整数B的m位数×n位的二进制暂存器B的架构示意图。
图13显示m对1输入多工器的架构示意图，该m对1输入多工器用以连接暂存器A及暂存器B的各位数节点至图11中PDP内存储加法器的多个输入节点，以进行单一位数的二进制加法运算。
图14显示1对m输出多工器的架构示意图，该1对m输出多工器用以选择图11中PDP内存储加法器的多个输出节点连接至总和暂存器S 150。
图15根据图11的2n进位内存储加法器装置，显示具(m位数×n位+1)个二进制暂存器的总和暂存器S 150的架构示意图。
图16根据图11的2n进位内存储加法器装置，显示栅控暂存器C 160的架构示意图，该栅控暂存器C 160用以存储各位数加法运算的进位位。
图17根据本发明一实施例，显示四位数十六进位内存储加法器装置的架构示意图。
图18根据图17的四位数十六进位内存储加法器装置，显示四位数十六进位加法表的二进制码。
图19显示图17的四位数十六进位的内存储加法器装置的运作时间序(timingsequence)。
附图标号：
10 CPU
11 主存储器
12 算术与逻辑单元
13 输出/输入装置
14 程序控制单元
100 2n进位内存储加法装置
102 NMOSFET装置
110 暂存器A
120 暂存器B
131、141 NMOSFET装置
150 总和暂存器S
151 正反器
152 进位数正反器
160 栅控正反器C暂存器
165 NOR栅
166 NAND栅
170 四位数十六进位内存储加法器装置
171 十六位二进制运算暂存器A
172 十六位二进制运算暂存器B
173 八位“4对1”输入多工器
174 十六进位PDP内存储加法器
175 四位“1对4”输出多工器
176 十七位总和暂存器S
310 半加器
320 全加器
500 PDP内存储加法器
501、502 输入汇流排线
503 “2对1”多工器的输出节点
510 2n位输入缓冲器及驱动单元
511 搜寻线
520 串联的CROM阵列
521 匹配线
530 匹配检测单元
531 字线
540 RROM阵列
541、542 RROM阵列的输出节点
550 “2对1”多工器
620 数据正反器
630 二阶段反相器
701 金属接点
703、704 NMOSFET互补装置对N1及N2的漏极电极
705 该NMOSFET互补装置对N1及N2的输出共同电极
706 匹配线左侧末节点
707 匹配线右侧末端点
710 CROM单元
81 匹配检测器
82 匹配状态正反器
811、821、822、505、1180～118(m-1) 节点
161、162、163、1702、1703、1704、1705 节点
910 RROM单元
911 NMOSFET装置N4的源极
912 NMOSFET装置N4的栅极
913 NMOSFET装置N4的漏极
915 金属接点
1010、164 反相器
1020 传输栅
具体实施方式
以下详细说明仅为示例，而非限制。应了解的是，可使用其他实施例，且对结构可进行各种变形或变更，均应落入本发明权利要求的范围。而且，应了解的是，本说明书使用的语法及术语仅为进行说明，而不应被视为限制。本领域技术人员应可理解，本说明书中方法及示意图的实施例仅为示例，而非限制。因本说明书的公开而了解本发明精神的本领域技术人员，可使用其他实施例，均应落入本发明权利要求的范围。
于本发明主要态样中，不使用基于范纽曼型计算架构的传统计算机芯片中所采用的算术与逻辑单元(ALU)来进行算术运算，本发明使用多个存储器阵列来进行直接算术运算，以减少数据通过连接的汇流排线于ALU、缓冲器、暂存器、存储器单元之间的移动频率，来改善计算效率及节省计算功率。
在中华人民共和国专利申请号202010164809.3的专利文献中(上述专利的内容在此被整体引用作为本说明书内容的一部份)，内存储处理器采用存储器阵列来存储算术表的操作码信息，通过省去ALU、缓冲器、暂存器、存储器单元之间的冗长位层级操作的诸多步骤，来达到“单一步骤”直接计算的目的。然而，当处理的位数目增加到一个大的数目n时，对应算术表中的表格单元格(table cell)的数目也会相应增加22n个单元格，亦即，每当处理的位数目从n增加到(n+1)时，由于22(n+1)＝4×(22n)，故对应算术表中的表格单元格数目也会相应增加4倍。因此，由于IC芯片中内存储处理器面积的硅晶成本限制以及大型存储器阵列内部信号传播延迟的处理速度性能限制，具有大的位数目的内存储处理器不可能任意地增加/放大存储器阵列的尺寸。为解决放大存储器阵列的大的位数目的问题，申请人将大的位数目分成多位数的2n进位算术运算(n＞1)，使得2n进位算术表的存储器阵列尺寸仍维持合理地小型，产生适当地小型硅晶面积及够快的处理速度。为进行算术运算，本发明以2n进位格式规划二进制大整数的方式，类似于人类应用记忆的单一位数(single digit)的算术表至两个多位数十进位整数的加法及乘法练习，例如单一位数的加法表0+0＝0、...、1+1＝2、1+2＝3、...、9+9＝18，以及单一位数的乘法表0×0＝0、...、1×1＝1、1×2＝2、...、9×9＝81。
于本发明主要态样中，不使用基于范纽曼型计算架构的传统计算机芯片中所采用的算术与逻辑单元(ALU)来进行算术运算，本发明使用多个存储器阵列来进行直接算术运算，以减少数据通过连接的汇流排线于ALU、缓冲器、暂存器、存储器单元之间的移动频率，来改善计算效率及节省计算功率。
在本发明另一态样中，内存储加法装置(如图11)可延展至任意多的位数的二进制码加法运算，其中通过多次(等于上述二进制码的位数)应用2n进位加法装置，来逐位数(digitby digit)进行该二进制码加法运算至任意多的位数。存储了2n进位格式的加法表(如图4)的操作码信息的2n进位内存储加法器(如图5)，可被视为基本加法处理单元，其被执行的加法过程类似人类以十进位格式、逐位数进行两个具任意多位数的整数之间的加法运算。
整数A以2n进位m位数格式表示如下：
A＝Am-1Xm-1+Am-2Xm-2+…+A1X1+A0X0
＝(Am-1Am-2...A1A0)x，
其中，Ai代表整数群[0，1，2，...，(2n-1)]中的任一个数、i＝0，1，...，(m-1)，以及X＝2n.
请注意，上述符号x代表该整数A是2n进位的格式。例如：根据图4加法表中第一行的单元格，第i位数Ai以n位二进制格式表示如下：
Ai＝(ai(n-1)ai(n-2)...ai1ai0)b以及aij＝[0，1]，其中j＝0，1，..，(n-1)。
两个整数运算元A及B都是2n进位m位数，A及B的加法总和整数S可以下列方程式表示如下：
S＝SmXm+Sm-1Xm-1+Sm-2Xm-2+…+S1X1+S0X0，
A＝Am-1Xm-1+Am-2Xm-2+…+A1X1+A0X0，
B＝Bm-1Xm-1+Bm-2Xm-2+…+B1X1+B0X0。
根据上述方程式，可得到各位数的总和Sm＝Cm＝[0，1]其中Am＝0及Bm＝0；以及，Si＝Ai+Bi+Ci，其中i＝0,1,…,(m-1)，以及，Ci＝[0,1]是上一个位数加法运算的进位数。
之后，根据上述方程式Si＝Ai+Bi+Ci，进行各位数的加法运算。图4加法表的各表格单元格内包含有上下两行数码，上面一行数码代表加法运算总和Ai+Bi+Ci且进位数Ci＝0，而下面一行数码代表加法运算总和Ai+Bi+Ci且进位数Ci＝1。
由于只读存储器(read only memory)阵列的简易性及紧密性，用来存储图4加法表的存储器可采用公开于美国专利申请号16/717,444的专利文献中(上述专利的内容在此被整体引用作为本说明书内容的一部份)的永久性数位感知器(perpetual digitalperceptron，PDP)来实施。图5中，应用于2n进位内存储加法装置100(如图11)的PDP内存储加法器500包含一个2n位输入缓冲器及驱动单元510、一个串联(series)的内容只读存储器(content read only memory，CROM)阵列520、一匹配检测单元530、一个回应只读存储器(response read only memory，RROM)阵列540以及一个“2对1”多工器(multiplexer)550。
图6显示2n位输入缓冲器及驱动单元510的架构示意图。该2n位输入缓冲器及驱动单元510包含2n个数据正反器(flip-flop)620以及2n个二阶段反相器(inverter)驱动器630。该些数据正反器620用来存储2n位输入数据，而该些二阶段反相器驱动器630用来驱动电压信号至搜寻线511。当节点505被施加一个具有电压VDD的Enb信号以启动PDP内存储加法器500时，该些数据正反器620分别通过输入汇流排线501及502接收包含n位数据Ai及n位数据Bi的2n位数据电压信号，且该些二阶段反相器驱动器630驱动施加的电压信号至与该CROM阵列520连接的搜寻线SLi及互补搜寻线其中i＝0,1,…,(2n-1)。
图7显示一个2n位×22n行的CROM阵列520的架构示意图。各CROM单元710包含一N型金属氧化半导体场效电晶体(N-type Metal Oxide Semiconductor Field EffectTransistor，NMOSFET)的互补装置对(complementary device pair)N1及N2以及一切换NMOSFET装置N3。一列(column)的CROM单元710中，该些NMOSFET互补装置对N1及N2的漏极电极(drain electrode)703及704相互连接，以形成垂直方向的搜寻线SLi及其互补搜寻线其中i＝0,1,…,(2n-1)列。于各CROM单元710中，该NMOSFET互补装置对N1及N2的输出共同电极705连接至切换NMOSFET装置N3的栅极。各行(row)串联的切换NMOSFET装置N3形成该CROM阵列520的一水平的匹配线MLk，其中k＝0,1,,…,(22n-1)行。各匹配线MLk的左侧末节点706连接在一起至接地电压GND，而各匹配线MLk的右侧末节点707通过匹配线521，分别连接至该匹配检测单元530的k个对应匹配检测器，k＝0,1,…,(22n-1)。各行CROM单元710的数位电源线VDD及VSS水平地配置，以便连接至各CROM单元710的NMOSFET互补装置对N1及N2的栅极。各CROM单元710的NMOSFET互补装置对N1及N2的栅极，分别利用两个金属接点(contact)701(例如右上及左下)连接至该些电压轨(rail)线(VDD及VSS)以存储数据“1”，以及分别利用两个金属接点701(例如右下及左上)连接至该些电压轨线(VDD及VSS)以存储数据“0”，如同图7显示的CROM阵列520的该些CROM单元710。
在图8中，该匹配检测单元530包含22n个匹配检测器81及22n个正反器82。该些匹配检测器81用来感测连接至该些匹配线521的节点811上的电压偏压，而该些正反器82用来存储该些匹配线521上的匹配状态数据。各匹配检测器81包含一高电压源PMOSFET装置P1、一反相器IM以及一充电电容器CM。当节点505被施加一个具高电压信号VDD的Enb信号以启动各匹配检测器81时，其对应高电压源PMOSFET装置P1被关闭(off)以将连接至对应匹配线的电容器节点811与高电压源轨(rail)VDD断接。因为连接至匹配检测器81的“已匹配”的匹配线会快速放电至接地电压，其对应电容器节点811的电压电位会下降到低于反相器IM的临界电压，以将输出节点821翻转到高电压VDD。由于“未匹配”的匹配线的VDD电压电容节点811及浮接的右侧末节点707之间的电荷分享效应，使得对应反相器IM的栅极上的高电压电位高于节点811上反相器IM翻转的临界电压，故对应反相器IM的节点821上的电压电位维持在接地电压VSS。之后，将反相器IM的输出电压信号存储于该些匹配状态正反器82。
之后，对应匹配检测器81的“已匹配”的匹配状态正反器的输出节点822上的高电压信号VDD被用来启动(activate)该2(n+1)列×22n行的RROM阵列540中的对应字线，进而根据图4加法表，输出该RROM阵列540中对应行的2(n+1)位回应码的电压信号，其中该2(n+1)位回应码包含二组(n+1)位回应码，第一组(n+1)位回应码包含一个进位位C及n个总和位S且Ci＝0(位于各表格单元格内上面的一行数码)，第二组(n+1)位回应码包含一个进位位(C+1)及n个总和位(S+1)且Ci＝1(位于各表格单元格内下面的一行数码)。另一方面，“未匹配”的匹配状态正反器82的输出节点822上的低电压信号VSS，使该2(n+1)位×22n行的RROM阵列540中的“未匹配”字线失效(de-activate)。
图9根据本发明一实施例，显示2×(n+1)位×22n行的RROM阵列540的架构示意图。各RROM单元910包含一NMOSFET装置N4。第k行NMOSFET装置N4的栅极912相连以形成字线WRk，其中k＝0,1,…,(22n-1)。数位电压源线VDD及VSS垂直地配置，以便连接至各列RROM单元910的NMOSFET装置N4的源极(source)911。各列NMOSFET装置N4的漏极913相连以形成垂直线，以连接至输出节点541(C及Sk)以及连接至输出节点542((C+1)及(S+1)k)，其中k＝0,1,…,(n-1)。通过导通字线WRk及传递对应行NMOSFET装置N4的电压信号，来得到2×(n+1)行的输出节点541及542上的电压信号。为存储图4加法表中多个进位位及总和码，各RROM单元910的NMOSFET装置N4的源极911通过金属接点915，连接至垂直的电源线VDD以存储数位数据1或垂直的接地线VSS以存储数位数据0。多个2×(n+1)位回应码(加法表中的进位位及总和码)存储于/硬布线(hardwired)于RROM阵列540的22n行RROM单元910中。若输入的运算数据Ai(n位)及Bi(n位)匹配该CROM阵列520的一行2n二进制码，来自对应的匹配检测器81的一高电压信号VDD会启动对应的字线WRk。
图10显示2对1多工器550的架构示意图。该2对1多工器550包含2×(n+1)个传输栅(transmission gate)1020以及一反相器1010。根据节点Ci上的电压信号(0或1)，该2对1多工器550选择性地将节点(C,S(n-1),…,S0)上或节点(C+1,(S+1)(n-1),…,(S+1)0)上的电压信号传递给节点(Ci+1,Si(n-1),…,Si0)。
综上所述，该PDP内存储加法器500基本运作方式如下：当施加一具有高电压VDD的Enb信号至节点505以启动该PDP内存储加法器500时，来自汇流排线Ai 501及Bi 502的二组输入数位数据的电压信号会被传送至CROM阵列520，以便与存储于CROM阵列520的任一行二进制码进行匹配，进而由匹配检测单元530的对应匹配检测器81产生高电压信号VDD。之后，该对应匹配检测器81导通RROM阵列540内被选定的字线，以输出RROM阵列540内位于相同行的两个回应二进制码，该两个回应二进制码对应于图4加法表中对应单元格内的二进制码。因此，根据图4的n位对n位加法表中上方第一行单元格(Ai)及左方第一列单元格(Bi)，两个整数(Ai及Bi)所有可能组合的二进制码(2n位长度)存储于CROM阵列520中，而该两个整数(Ai及Bi)于图4加法表的对应表格单元格内的二组进位及总和二进制码(第一组进位及总和二进制码包含一个进位位C及n个总和位S且Ci＝0(位于对应单元格内上面的一行数码)；第二组进位及总和二进制码包含一个进位位(C+1)及n个总和位(S+1)且Ci＝1(位于对应单元格内下面的一行数码))存储于该RROM阵列540内的相同行的RROM单元910中。当两个输入整数(Ai及Bi)的二进制码(bi(n-1)bi(n-2)…bi1bi0ai(n-1)ai(n-2)…ai1ai0)b与存储于CROM阵列520的任一行的码相匹配时，该RROM阵列540同时输出位于相同行的(2×(n+1))位码(即(C,S(n-1),S(n-2),…,S1,S0,C+1,(S+1)(n-1),(S+1)(n-2),…,(S+1)1,(S+1)0)b)来回应此”Ai+Bi+Ci且Ci＝0及1”的加法运算结果。之后，于节点(Ci+1,Si(n-1),…,Si0)，该”2对1”多工器550选择性地输出第一组进位及总和位(Ci＝0)的电压信号，或第二组进位及总和位(Ci＝1)的电压信号。由于CROM阵列520及RROM阵列540二者与图4的加法表格单元格之间是一对一映射关系，故CROM阵列520及RROM阵列540分别包含有22n行的存储器单元，且存储器单元的行数等于图4加法表中表格单元格的总数。基本上，CROM阵列520及匹配检测单元530的功能类似于表格单元格的指标(pointer)，该表格单元格的指标会同时指到图4加法表的对应表格单元格，以选择性地输出存储于RROM阵列540的对应行中的第一组进位及总和位的二进制码(Ci＝0)或第二组进位位及总和位的二进制码(Ci＝1)。
图11显示具有两个m位数2n进位整数运算元的2n进位内存储加法装置100的示意图。该2n进位内存储加法装置100包含一PDP 2n进位内存储加法器500(如图5)、具m位数×n位的暂存器A 110及具m位数×n位的暂存器B 120(如图12)、一“m对1”输入多工器130(如图13)、一“1对m”输出多工器140(如图14)、一总和暂存器S 150(如图15)以及一单一位栅控(gated)暂存器C 160(如图16)。该暂存器A 110及暂存器B 120用以暂存该两个输入整数运算元；输入多工器130用以从暂存器A 110及暂存器B 120中，选择两个运算元(A及B)的第i位数的总共2n位二进制码(Ai及Bi)至PDP内存储加法器500，以进行加法运算，其中i＝0,1,2,…,(m-1)；输出多工器140用以选择将第i位数的n位总和码输出到总和暂存器S 150的第i位数的位置，其中i＝0,1,2,…,(m-1)；总和暂存器S 150用以存储总和整数的二进制码及最后一次(第(m-1)个)加法运算的最终进位位Sm/Cm；单一位栅控(gated)暂存器C 160用以存储各位数加法运算的进位位。
如图12所示，运算暂存器A 110及运算暂存器B 120均包含m位数×n个正反器121。当节点1211上的电压信号Din以高电压信号VDD启动时，暂存器A 110及运算暂存器B 120会存储准备用来进行加法的两个运算元A及B的二进制码。如图13所示，输入多工器130包含2×m×n列及m行的NMOSFET装置131，用以从2×m×n个节点中选择二位数(two digits)的二组n位运算节点以连接至PDP内存储加法器500；通过施加具高电压VDD的SWi信号至节点118(i)，来导通第i行NMOSFET装置131以进行连接。如图14所示，输出多工器140包含m×n列及m行的NMOSFET装置141，用以选择PDP内存储加法器500各位数加法的总和节点以连接至总和暂存器S150；通过施加具高电压VDD的SWi信号至节点118(i)，来导通第i行NMOSFET装置141(和第i位数有关)以进行连接。如图15所示，总和暂存器S 150包含m位数×n位的正反器151以及一进位数正反器Sm 152。如图16所示，该单一位栅控(gated)暂存器C 160包含(标准栅控的)四个NAND栅166、一个NOR栅165及两个反相器164；施加具高电压VDD的CIr信号至节点161，来将单一位栅控暂存器C 160初始化重置至0(即C0＝0)，以进行第0位数加法运算。每次当节点505被施加一个具有高电压VDD的Enb信号时，PDP内存储加法器500会去读取暂存器C 160于节点163的输出电压Ci，以进行加法运算，同时，在Enb信号在高电压VDD状态的期间，PDP内存储加法器500输出的电压信号Ci+1会被禁止写入至暂存器C 160，以避免电压Ci及Ci+1之间不需要的电压信号循环(looping)。
具有两个m位数的2n进位整数运算元的2n进位内存储加法装置100的运作方式如下：(1)两个具有“m位数×n位”格式的2n进位整数运算元A及B的二进制码存储于二进制暂存器A 110及暂存器B 120，同时暂存器C 160被重置至0以进行第0位数加法运算；(2)施加高电压VDD的SW0信号来设定输入多工器130及输出多工器140以进行第0位数加法运算，施加一个具有高电压VDD的Enb信号以启动该2n进位内存储加法装置100以进行加法运算；(3)当施加一个具有低电压VSS的Enb信号至节点505时，即完成第0位数加法运算，再施加一具有高电压VDD的SWi信号来设定输入多工器130及输出多工器140以进行下一位数的加法运算，其中i＝1,…,(m-1)；(4)从第0位数至第(m-1)位数，逐位数进行加法运算直到两个m位数的2n进位整数运算元的加法完成为止。请注意，通过施加一个具高电压VDD的SWm-1信号来导通NMOSFET装置102，来设定将最后第(m-1)位数加法运算的进位位Cm/Sm存储于总和暂存器S150的最高有效位数的位置(most significant digit location)，如图11所示。
为描述具有两个m位数2n进位整数运算元的m位数2n进位内存储加法器，申请人应用具有两个16位(4位数×4位)整数运算元的四位数十六进位内存储加法器装置，来当作实施例。本实施例仅用以说明，取决于IC芯片的最佳设计环境，无意要限定本发明的m及n至一特定的数字，其中，m及n大于或等于1。
图17显示四位数十六进位内存储加法器装置的架构示意图。该四位数十六进位内存储加法器装置170包含一个十六位二进制运算暂存器A 171、一个十六位二进制运算暂存器B 172、一个八位“4对1”输入多工器173、一PDP内存储加法器174、一个四位“1对4”输出多工器175、一个十七位总和暂存器S 176以及一栅控正反器暂存器C 160。该暂存器A 171及暂存器B 172用以暂存两个四位数十六进位的整数二进制码；该八位“4对1”输入多工器173用以选择各位数Ai及Bi的二进制码；PDP内存储加法器174用以存储图18中4位对4位加法表中的总和码；该四位“1对4”输出多工器175用以选择二进制总和码Si的数(digit)至总和暂存器S 176；该总和暂存器S 176用以存储加法运算的16位二进制总和码及一最终进位位S4/C4；栅控正反器C暂存器160用以存储各位数加法运算的处理中进位位。
图19显示图17的四位数十六进位内存储加法器装置的运作时间序。第一个时脉周期中，撷取加法运算的两个16位整数运算元的电压信号以分别暂存至两个16位二进制运算暂存器A 171及B 172；于相同的时脉周期中，施加具高电压VDD的CIr信号至节点161以重置该暂存器C 160至0，以进行第0位数的加法运算。在第两个时脉周期的前半段中，设定信号SW0及Enb至高电压VDD以启动该四位数十六进位内存储加法器装置170来进行第0位数的加法运算，而在第两个时脉周期的后半段中，设定信号Enb至低电压VSS状态，使第0位数加法运算总和二进制码的电压信号被存储于总和暂存器S 176的第0位数(4个位)的位置以及该暂存器C 160输出C1的数字值(digital value)。在第三个时脉周期的前半段中，设定信号SW1及Enb至高电压VDD以启动该四位数十六进位内存储加法器装置170来进行第一位数的加法运算，而在第三个时脉周期的后半段中，设定信号Enb至低电压VSS状态，使第一位数加法运算总和二进制码的电压信号被存储于总和暂存器S 176的第一位数(4个位)的位置以及该暂存器C 160输出C2的数字值。在第四个时脉周期的前半段中，设定信号SW2及Enb至高电压VDD以启动该四位数十六进位内存储加法器装置170来进行第二位数的加法运算，而在第四个时脉周期的后半段中，设定信号Enb至低电压VSS状态，使第二位数加法运算总和二进制码的电压信号被存储于总和暂存器S 176的第二位数(4个位)的位置以及将该暂存器C 160输出C3的数字值。在第五个时脉周期的前半段中，设定信号SW3及Enb至高电压VDD以启动该四位数十六进位内存储加法器装置170来进行第三位数的加法运算，而在第五个时脉周期的后半段中，设定信号Enb至低电压VSS状态状态，使第三位数加法运算总和二进制码的电压信号被存储于总和暂存器S 176的第三位数(4个位)的位置以及进位位C4的电压信号亦存储于17位总和暂存器S 176的进位数正反器S4中(亦即该17位总和暂存器S 176的最高有效位)。该四位数十六进位的内存储加法器装置170需执行上述五个时脉周期的步骤，以完成两个16位二进制整数运算元的加法运算。
以上提供的较佳实施例仅用以说明本发明，而非要限定本发明至一明确的类型或示范的实施例。因此，本说明书应视为说明性，而非限制性。以上提供的较佳实施例是为了有效说明本发明的要旨及其最佳模式可实施应用，通过让本领域技术人员了解本发明的各实施例及各种变更，以适应于特定使用或实施目的。本发明的范围由后附的权利要求及其相等物(equivalent)来定义，其中所有的名称(term)皆意指最广泛合理的涵义，除非另有特别指明。因此，“本发明”等类似的用语，并未限缩权利要求的范围至一特定实施例，而且，本发明特定较佳实施例的任何参考文献并不意味着限制本发明，以及没有如此的限制会被推定。本发明仅被权利要求的范围及精神来定义。依据法规的要求而提供本发明的摘要，以便搜寻者能从本说明书核准的任何专利快速确认此技术公开书的主题(subject matter)，并非用来诠释或限制请求项的范围及涵义。任何优点及益处可能无法适用于本发明所有的实施例。应了解的是，该行业者可进行各种变形或变更，均应落入权利要求所定义的本发明的范围。再者，本说明书中的所有元件及构件(component)都没有献给大众的意图，无论权利要求是否列举该些元件及构件。

Claims (22)

1.一种可延展的多位数2n进位内存储加法器装置，其特征在于，用以对一第一运算元及一第二运算元进行逐位数的加法运算，以产生一最终总和结果及一最终进位数，其中所述第一运算元、所述第二运算元及所述最终总和结果均是2n进位m位数，所述内存储加法器装置包含：
一内存储加法器，根据一第一控制信号的m个周期的各个周期，进行两个n位数的加法运算，其中所述两个n位数分别选自所述第一运算元及所述第二运算元，所述内存储加法器包含：
一第一只读存储器阵列，具有(2n×2n)行×2n列的第一存储器元件，用以平行地比较所述两个n位数以及(2n×2n)个2n位内容符号，其中所述(2n×2n)个2n位内容符号硬布线于所述(2n×2n)行的第一存储器元件之中，其中当所述两个n位数匹配所述(2n×2n)个2n位内容符号的其一时，所述第一只读存储器阵列促使一对应行的第一存储器元件将一对应匹配信号设为有效；
一第二只读存储器阵列，具有(2n×2n)行×(2×(n+1))列的第二存储器元件，根据一被设为有效的匹配信号，产生对应的两个(n+1)位总和值，其中一加法表的(2n×2n)对的(n+1)位总和值分别硬布线于所述(2n×2n)行的第二存储器元件之中；以及
一第一多工器，根据所述m个周期的各个周期的进位输入位，由所述对应的两个(n+1)位总和值之中选择其一输出当作一n位总和码及一进位输出位；以及
一存储元件，于所述第一控制信号的一目前周期，接收所述进位输出位，以及提供所述进位输出位当作下一个周期的进位输入位；
其中，于所述m个周期结束时所取得的m个n位总和码形成所述最终总和结果，其中，m及n是大于0的整数。
2.根据权利要求1所述的内存储加法器装置，其特征在于，从最低有效位数开始对所述第一运算元及所述第二运算元进行逐位数的加法运算。
3.根据权利要求1所述的内存储加法器装置，其特征在于，所述加法表的n位加数及n位被加数定义所述(2n×2n)个2n位内容符号。
4.根据权利要求1所述的内存储加法器装置，其特征在于，所述对应的两个(n+1)位总和值其中之一与等于0的所述进位输入位有关，而所述对应的两个(n+1)位总和值的另一与等于1的所述进位输入位有关。
5. 根据权利要求1所述的内存储加法器装置，其特征在于，还包含：
一第一运算元暂存器，耦接所述第一只读存储器阵列，以存储所述第一运算元；以及
一第二运算元暂存器，耦接所述第一只读存储器阵列，以存储所述第二运算元。
6.根据权利要求5所述的内存储加法器装置，其特征在于，还包含：
一第二多工器，耦接在所述第一只读存储器阵列、所述第一运算元暂存器以及所述第二运算元暂存器之间，根据一第二控制信号，由所述第一运算元暂存器以及所述第二运算元暂存器的相同数位置中撷取出所述两个n位数。
7.根据权利要求1所述的内存储加法器装置，其特征在于，还包含：
一总和暂存器，耦接所述第一多工器，其中所述总和暂存器内的最高有效位位置存储与一最高有效位数加法运算有关的进位输出位当作所述最终进位数，而所述总和暂存器内的其他位位置存储所述最终总和结果。
8.根据权利要求7所述的内存储加法器装置，其特征在于，还包含：
一第三多工器，耦接在所述第一多工器以及所述总和暂存器之间，根据对应所述两个n位数的一第二控制信号，选择性地连接所述第一多工器的输出至所述总和暂存器的对应的位数位置。
9.根据权利要求1所述的内存储加法器装置，其特征在于，于所述第一控制信号的m个周期之前，所述存储元件被重置以输出等于0的进位输入位。
10.根据权利要求7所述的内存储加法器装置，其特征在于，还包含：
一切换装置，根据一第二控制信号，将来自所述第一多工器的进位输出位存储至所述总和暂存器的最高有效位位置，其中所述第二控制信号对应两个分别选自所述第一运算元及所述第二运算元的最高有效数。
11.根据权利要求1所述的内存储加法器装置，其特征在于，所述内存储加法器还包含：
一检测电路，于所述m个周期的各个周期，根据来自所述第一只读存储器阵列的(2n×2n)个匹配信号，分别施加(2n×2n)个切换信号至所述第二只读存储器阵列的(2n×2n)条字线；
其中，所述检测电路根据所述被设为有效的匹配信号，启动一对应的切换信号，以及其中当一行的第二存储器元件接收到一启动的切换信号时，该行的第二存储器元件被导通以输出对应的两个硬布线(n+1)位总和值。
12.一种操作一可延展的多位数2n进位内存储加法器装置的方法，其特征在于，所述内存储加法器装置包含一内存储加法器以及一存储元件，所述内存储加法器包含一第一只读存储器阵列及一第二只读存储器阵列，所述第一只读存储器阵列包含(2n×2n)行×2n列的第一存储器元件，所述第二只读存储器阵列包含(2n×2n)行×(2×(n+1))列的第二存储器元件，其中一加法表的(2n×2n)对的(n+1)位总和值分别硬布线于(2n×2n)行的第二存储器元件之中，所述方法包含以下步骤：
提供步骤：提供两个n位数给所述第一只读存储器阵列，其中所述两个n位数是分别选自一第一运算元及一第二运算元；
比较步骤：平行地比较所述两个n位数以及(2n×2n)个2n位内容符号，其中当所述两个n位数匹配所述(2n×2n)个2n位内容符号的其一时，促使一对应行的第一存储器元件将一对应匹配信号设为有效，其中所述(2n×2n)个2n位内容符号硬布线于(2n×2n)行的第一存储器元件之中；
输出步骤：由所述第二只读存储器阵列，根据一被设为有效的匹配信号，输出对应的两个(n+1)位总和值；
选择步骤：根据来自所述存储元件的进位输入位，选择所述对应的两个(n+1)位总和值的其一输出当作一n位总和码及一进位输出位；
接收步骤：由所述存储元件，于一控制信号的m个周期的一目前周期中，接收所述进位输出位；以及
重复所述提供步骤、所述比较步骤、所述输出步骤、所述选择步骤以及所述接收步骤，直到处理完所述第一运算元及所述第二运算元的所有数为止，以得到一最终总和结果及一最终进位数；
其中所述第一运算元、所述第二运算元及所述最终总和结果皆是2n进位m位数；以及
其中，于所述m个周期结束时所取得的m个n位总和码形成所述最终总和结果。
13.根据权利要求12所述的方法，其特征在于，还包含：
于所有步骤之前，重置所述存储元件，促使所述进位输入位等于0。
14.根据权利要求12所述的方法，其特征在于，所述提供步骤包含：
根据所述第一运算元及所述第二运算元的位数的上升次序，分别从一第一运算元暂存器以及一第二运算元暂存器的相同位数位置中，撷取出所述两个n位数；
其中，所述内存储加法器装置还包含：
所述第一运算元暂存器，以存储所述第一运算元；以及
所述第二运算元暂存器，以存储所述第二运算元。
15.根据权利要求12所述的方法，其特征在于，还包含：
在所述选择步骤之前，由所述存储元件，于所述目前周期，提供所述进位输入位；
其中，所述进位输入位是所述存储元件于所述目前周期的前一个周期所接收到的一进位输出位。
16.根据权利要求12所述的方法，其特征在于，还包含：
在所述选择步骤之后及所述重复步骤之前，存储所述n位总和码至一总和暂存器的一对应位数位置内；
其中，所述内存储加法器装置还包含所述总和暂存器。
17.根据权利要求16所述的方法，其特征在于，还包含：
在所述重复步骤之后，存储所述进位输出位至所述总和暂存器的最高有效位位置，其中所述进位输出位被定义为所述最终进位数。
18.根据权利要求12所述的方法，其特征在于，还包含：
在所述比较步骤之后及所述输出步骤之前，根据来自所述第一只读存储器阵列的(2n×2n)个匹配信号，分别施加(2n×2n)个切换信号至所述第二只读存储器阵列的(2n×2n)条字线。
19. 根据权利要求18所述的方法，其特征在于，所述输出步骤包含：
当一行的第二存储器元件接收到一启动的切换信号时，导通该行的第二存储器元件以输出所述对应的两个(n+1)位总和值；以及
当一行的第二存储器元件接收到一失效的切换信号时，关闭该行的第二存储器元件。
20.根据权利要求12所述的方法，其特征在于，从最低有效位数开始对所述第一运算元及所述第二运算元进行逐位数的加法运算。
21.根据权利要求12所述的方法，其特征在于，所述加法表的n位加数及n位被加数定义所述(2n×2n)个2n位内容符号。
22.根据权利要求12所述的方法，其特征在于，所述对应的两个(n+1)位总和值的其一与等于0的所述进位输入位有关，而所述对应的两个(n+1)位总和值的另一与等于1的所述进位输入位有关。
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