JPH03159414A - ディジタル フィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＧ　Ｍ　Ｓ　Ｋ　（Ｇａｕｓｓｉａｎ　ｆｉｌ
ｔｅｒｅｄ　Ｍｉｎｉ＋ｍｕｗｆｒｅｑｕｅｎｃｙ　Ｓ
ｈｉｆｔ　ｋｅｙｉｎｇ）送信器に用いられるガウシア
ン　ローバス　フィルタ等として好適なディジタルフィ
ルタの改良に関する。

［発明の概要］ 本発明のディジタルフィルタは２値の入力ディジタル信
号に対し，その入力信号のクロック周波数の整数倍のク
ロック周波数（サンプリング周波数）で，波形整形等の
フィルタ処理を小容量の読出し専用メモリ（ＲＯＭ）及
び少ない計算時間で実現したものである． ［従来の技術コ 代表的なディジタルフィルタの例としては、第２図に示
すＦＩＲフィルタが周知である。同図において、１は複
数段の遅延レジスタ，２は複数の係数乗算器，３は係数
記憶装置，４は全加算器である。

第３図のような２値の入力ディジタル信号を波形整形す
るために，その周期Ｔに対し　ｆｓ＝ａ／Ｔ（ａは整数
）なるサンプリング周波数で標本化し、そのサンプリン
グされた入力信号がレジスタ１に入力され、夫々の段の
レジスタ出力に対し乗算器２により適当な係数を掛算し
、夫々の出力を全加算器４で加算することにより高周波
或分除去等のフィルタ処理が行われる。

このＦＩＲフィルタはそのタップ数をｍ個とすると、遅
延レジスタ１及び全加算器４も夫々ｍ個、乗算器２及び
記憶装置３は夫々ｍ＋１個が必要となるので，構或が複
雑で大規模となる欠点がある．このため第４図に示すよ
うにｍタップのシフトレジスタ５と、ＲＯＭ６とを用い
るＲＯＭ形式フィルタも提案されている．このフィルタ
では入力ディジタル信号が与えられるシフトレジスタＳ
を上記入力信号のクロック周波数のａ倍の周波数のクロ
ツクａｍで駆動し，そのシフトレジスタＳの各タップ（
シフト段）の出力をアドレスとして、あらかじめ計算さ
れ記憶された値をＲＯＭ６から読み出す構成をとってい
る。

更にこのフィルタの改良案として第５図に示したＲＯＭ
形式フィルタも提案されている。このフィルタでは入力
ディジタル信号のクロック周波数１／ＴのＮ倍の周波数
のクロックｃＱで駆動されるシフトレジスタ７の各段の
出力を、Ｎ−１おきの出力Ｎ組とし、夫々をＲＯＭ８の
各々のアドレスとして読み出すようにしている。シフト
レジスタ７の内容はＮビットずつ連続するためＲＯＭ８
のアドレスはＴ毎に各ＲＯＭによりＴ／Ｎずつずれて変
化する。各ＲＯＭの出力を全加算器９で加算することに
よりフィルタ出力を得る。これにより記憶素子としてＭ
／Ｈのアドレスを有するＲＯＭをＮ個用いて構成するこ
とができる。

［発明が解決しようとする課題］ さて第４図のＲＯＭ形式フィルタはフィルタ出力を記憶
しているＲＯＭ６がシフトレジスタ５のタップ数をｍと
して２ｆｆＩ９１　ワードとなり、多量の記憶容量を必
要とする。

また第５図のＲＯＭ形式フィルタは全加算器９のような
演算回路を用いているので、その出力値は演算による劣
化を含んでいる。

［発明の目的］ 従って本発明の目的は記憶容量が少なくて済むと共に加
算回数も削減可能なＲＯＭ形式のディジタ−ル　フィル
タを提供するにある。

［課題を解決するための手段］ 本発明のディジタルフィルタは上記目的を達成するため
，複数段のシフトレジスタと、複数個の読出し専用メモ
リと、カウンタと、全加算器と、を備え，上記シフトレ
ジスタには入力ディジタル信号がエビットずつ記憶され
かつ該入力ディジタル信号のクロックによりシフトされ
，上記カウンタは上記入力ディジタル信号のクロックの
周波数のＮ　（Ｎは２以上の整数）倍の周波数のクロッ
クをカウントし、上記シフトレジスタの各段の出力が゛
′１″の時、上記カウンタのカウント出力をアドレスと
して上記メモリの夫々から記憶値を読み出し、各記憶値
を上記全加算器で加算して所定のフィルタ出力を得るよ
うに構或したことを要旨とする。

［作用］ ＦＩＲフィルタの出力は，そのタップ数×サンプリング
周期の時間以前からその時点までの入力によって決定さ
れ、出力時点から上記時間まで遡った時点までの入力を
インパルス数列とし、それに所望フィルタのインパルス
応答を乗じたものの和となっている。

上述した構成の本発明のフィルタは上記ＦＩＲフィルタ
と同等の原理を入力ディジタル信号の周期を長さとする
方形波（以下単位方形波と称する）に対するフィルタの
応答に適用し，出力に影響を与える最も早く入力された
ディジタル信号から出力時点までに入力されているディ
ジタル信号に対するフィルタの応答の和から出力を得て
いる。即ち、上記シフトレジスタの各タップに接続され
ている各ＲＯＭの内容は各々の遅延に対応した単位方形
波に対するフィルタの応答となっている。

［実施例コ 以下図面に示す実施例を参照して本発明を説明する。第
１図は本発明によるデイジタルフィルタの一実施例で５
人力ディジタル信号のクロック周波数のｎ倍（ｎは２以
上の整数）のサンプリング周波数ｆＳで動作するｍタッ
プのＦＩＲフィルタと同等の出力を与えるように構成さ
れている。

同図において、１０は複数段（タクプ）のシフトレジス
タ、ｌ１は夫々ｎワードの複数個のＲＯＭ．１２はカウ
ンタ、１３は全加算器である。

上記フィルタにおいて、入力ディジタル信号はシフトレ
ジスタ１０の初段から１ビットずつ記憶され、かつ入カ
ディジタル信号のクロックｃＱ１により１ビットずつシ
フトされ、順次記憶される．ここでシフトレジスタの長
さ（段数）Ｑは出力に影響を与える最も早く入力された
ディジタル信号から出力時点まで・に入力されているデ
ィジタル信号までの個数である． ｆｆ＝（ｍ／ｎ）の小数点以下を切上げした値＋１であ
る． カウンタ１２は上記クロックＣＱ，のｎ倍の周波数のク
ロックｃ氾２をカウントし，シフトレジスタ１０の各段
の出力が“１”　（高レベル）の時，カウンタ１２のカ
ウント出力をアドレスとして，ＲＯＭＩＩの夫々から記
憶値が読み出され全加算器１３に加えられる。全加算器
１３は各記憶値を加算して前記ＦＩＲフィルタの出力と
同等のフィルタ出力を与える。

第４図の従来例では２ＩＩＩ＋１　ワード，第５図の従
来例では２”／ｎＸＮワード必要だったＲＯＭの記憶容
量が上述した本発明の構成ではＱＸｎワードまで削減で
きる．また第２図の従来例ではｍ回の積和演算が必要で
あったが、本発明では４回の加算のみに削減できる。

［発明の効果］ 以上説明したように本発明によれば、２値の入力ディジ
タル信号に対し、そのクロック周波数のｎ倍のサンプリ
ング周波数でｍタップのＦＩＲフィルタと同等のフィル
タ出力を与えるＲＯＭ形式のディジタルフィルタを構戊
するに当たり，該形式のフィルタに要求された各ＲＯＭ
の記憶容量が、従来はシフトレジスタのタップ数に指数
的に比例して極めて大容量で高価なものであったのに対
し，ｍ／ｎ＋２個以下のｎワードのＲＯＭ及びこれと同
数の全加算器で従来のものと同等の作用が得られるため
、回路の小型化、低コスト化が可能でＬＳＩ化等にも好
適な利点がある．

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図，第２図は
従来のＦＩＲフィルタの構或例を示すブロック図、第３
図はその動作説明図、第４図及び第５図は夫々従来のＲ
ＯＭ形式フィルタの構或例を示すブロック図である． １０・・・・・・・・・・・・シフトレジスタ、１１・
・・・・・・・・・・・ＲＯＭ．１２・・・・・・・・
・・・・カウンタ、１３・・・・・・・・・・・・全加
算器。

Claims (1)

【特許請求の範囲】
1. 複数段のシフトレジスタと、複数個の読出し専用メモリ
   と、カウンタと、全加算器と、を備え、上記シフトレジ
   スタには入力ディジタル信号が１ビットずつ記憶されか
   つ該入力ディジタル信号のクロックによりシフトされ、
   上記カウンタは上記入力ディジタル信号のクロックの周
   波数のＮ（Ｎは２以上の整数）倍の周波数のクロックを
   カウントし、上記シフトレジスタの各段の出力が“１”
   の時、上記カウンタのカウント出力をアドレスとして上
   記メモリの夫々から記憶値を読み出し、各記憶値を上記
   全加算器で加算して所定のフィルタ出力を得るように構
   成したことを特徴とするディジタルフィルタ。