JPS6031127B2 - デイジタル・フイルタ - Google Patents

Description

【発明の詳細な説明】 本発明は、ディジタル・フィルタ特に、対称な係数をも
つ位相線形な非巡回形ディジタル・フィル夕に関するも
のである。

ディジタル・フィル夕は、一連の入力信号の各々にある
係数を掛け、それらの和を求めることにより、炉波され
た信号の相次ぐサンプル値を定めるように構成された装
置である。

例えば、入力信号のサンプル値をｘｎ、炉波された出力
信号のサンプル値をｙｎととすれば、ｙｎは次式のよう
に表わされる。

この式で表わされるフィル夕は、Ｎ次、（Ｎ十１）タッ
プの非巡回形フィル夕と呼ばれる。

上式から明らかなように、このフィル夕を実現するには
（Ｎ十１）回の乗算とＮ回の加算を必要とする。しかし
ながら、乗算器は高価であり、特に次数が大きくなるに
従って、必要とする乗算器の個数も増加するので、なる
べく乗算回数の少ない方式が望ましい。このため、現在
まで乗算器の個数を低減する種々の方法が提案されてい
るが、中でもすべての係数の組合せを書込んだメモリと
、複数個の全加算器と複数個の１ビットの遅延回路とよ
り構成される回路は、直列演算方式にとって非常に魅力
に富むものである。（以下の説明では、この回路を積和
回路と名付ける。）この積和回路に関しては、既に米国
特許第３７７７１３び号もこ詳しく説明されている。本
発明の理解を容易にするためまず種和回路を利用したデ
ィジタル・フィル夕に関して簡単に説明する。

第１図は積和回路を利用したディジタル・フィル夕の一
例を示したもので、簡単のため、タップ数４の非再帰型
ディジタル・フィル夕に適用した場合である。後で述べ
るように、積和回路を利用したディジタル・フィル夕は
非再帰型だけではなく、出力をフィードバックさせれば
再帰型にも適用できる。タップ数４の非再帰型ディジタ
ル・フィル夕は次式のように表わされる。

Ｙｎ＝ａ〆ｎ＋ａ，Ｘｎ‐，十ａ２Ｘｎ‐２十ａ３Ｘｎ
‐３ただし、Ｘｎは入力サンプル値、Ｙｎは出力サンプ
ル値、ａｏ，ａ，，ａ２，ａ３は係数である。

今、×が２の補数表示で、ｘ８，ｘ；，ｘ者，ｘ３・・
・ｘ坪で表わされているとすれば、Ｘｎは次式のように
なる。ただし、ｘ８，ｘ；，…，ｘ韓‘ま“０”または
“１”を取るものとする。

従ってＹｎは次式のようになる。Ｙｎ＝−（ａ〆８十ａ
，略−，十ａが８‐２十ａ３×８‐３）ｍｌ＋ Ｚ ２
‐Ｋね〆蚤十ａ，卒−， ｋ；１ 十ａ２×善一２十ａ３×５−３） 上式から明らかなように、出力サンプル値Ｙｎは次のよ
うにして得ることができる。

入力の１ビット即ち、ｘ韓，ｘ客−，，ｘ韓‐２，ｘ葦
‐３についての“０”と“１”の組合わせにより、（ａ
〆洋＋ａ，ｘ韓−，十ａ２卒‐２十ａが５‐３）の値の
２個の組合せについてあらかじめメモリに書き込んでお
く。またＭＳＢであるｘ８，ｘ８−，，ｘ８‐２，ｘ８
‐３についても、が個の組合わせについて−（ａが８十
ａ，略−，十ａ２略‐２十ａ３略‐３）の値をメモリに
書き込んでおく。

そして、ｋの変化に応じてメモリを読み出し、その結果
を１ビットシフトさせながら累算すればＹｎを得ること
ができる。これを実現したのが第１図に示した回路であ
る。第１図において、１１，１２，１３はＴの遅延を生
ずる遅延回路、２０はメモリ、３川ま桁移動加算回路で
ある。ただしＴはサンプリング周期である。第１図の回
路について第２図のタイミング・チャートを参照しなが
ら、その動作を説明する。第１図の入力端子１に、第２
図ａの×ｎのＬＳＢ（最小重み桁）が入力される時、遅
延回路１１，１２，１３の出力である信号線１１０，１
２０，１３０には第２図ｂ，ｃ，ｄに示されるように、
それぞれｘｎ‐，，ｘｎ−２，ｘｎ‐３のはＢが出力さ
れる。この時、メモリ２０の入力は、ｘ８，ｘ坪−，，
ｘ史‐２，ｘ史‐３であるから、その出力は（ａｏｘ史
十ａ，ｘ再−，十ａがご‐２十ａゞ史‐３）となり、桁
移動加算回路３０上入力される。ただし、データのＬＳ
Ｂが入力される直前に、桁移動加算回路３川ますべてリ
セットされているものとする。次のビット則ち、ｋ＝ｍ
−１の時には、メモリ２０の入力はｘ秤‐１，ｘ虻三，
ｘ虻き，ｘにミであるから、その出力は（ａ。

ｘＷＩ＋ａ，×畔，１十ａ２対：さ＋ａ３×畔ざ）とな
り、桁移動加算回路３０１こ入力される。ところが、１
ビット前のデータである（父ｘ虫十ａ．ｘ史−，十ａが
坪‐２十ａが坪‐３）は桁移動加算回路３０中で１ビッ
トシフトされて２ （ａ。略十ａ，畔−，十ａ２熱‐
２十ａが坪‐３）となっているから、その和はとなる。

同様にして、ＭＳＢ（最大重み桁）がメモリ２川こ入力
されるまでにｍ Ｚ ２‐Ｋ（４淋十ａ，卒−， ｋ＝１ 十ａ２ＸＳ−２十ａ３×羊−３） が計算される。

ＭＳＢが入力されたときには、第２図ｆに示した制御信
号が端子２に入力されるからメモリ３０では−（ａ〆８
十ａ，略−，十ａ２×８‐２十ａ３Ｘ８‐３）が読み出
され、最終的にＹ＝−（ａ〆９十ａ，略−，十ａ２２‐
２十ａ３卒‐３）ｍ十 × ２‐ＫＧ〆洋＋ａ，略−， ｋ二１ 十ａ２×三一２十ａ３×５−３＞ を得ることができる。

本例では、ＭＳＢの入力時だけ負の値を格納したメモリ
を必要とし、そのためメモリの量が２倍になってしまう
。

この欠点を除去するために、第１図における制御信号を
取り除いて、メモリを半分にし、その代わり、メモリ２
０と桁移動加算回路３０の間に制御信号により２の補数
を取ることのできる回路を挿入することも可能である。
ところで本引例では、タップ数が３の非再帰型ディジタ
ル・フィル夕について説明したが、メモリの量を増せば
、タップ数が大きくなった場合でも適用できるし、また
例えば、ｘｎ‐３の代わりにｙｎを用いれば、容易に再
帰型ディジタル・フィル外こなり得るし、このことは、
次数が増えても同機に適用可能である。しかしながらタ
ップ数の増大と共に必要とされるメモリ容量が指数関数
的に増大する欠点があった。そこで、本発明の目的は、
メモｌｊの容量を従来のものと比べて減少可能にし得る
ように構成された位相線形な非巡回形ディジタル・フィ
ル夕を提供することである。

ところで位相線形な非巡回形ディジタル・フィル外ま、
対称な係数をもち、次式のように表わされる。ただし、
ａｋ＝ａＮ‐ｋ（ｎ，ｋは整数、Ｎは１以上の整数）こ
こに、ｘｎは入力サンプル値、ｙｎは出力サンプル値、
ａｋは係数である。

上式から明らかなように、Ｎが奇数の場合には同一の係
数が２回、Ｎが偶数の場合にはａＮ／２を除いて、同一
の係数が２回現われる。

それ故、種和回路中のメモリのアドレスの数としては、
一般には、２Ｎ＋１個必要とするが、上記のことを考慮
すれば、Ｎが奇数の時には、２Ｎ十１′２個、Ｎが偶数
の時には、２号日個ですむことになりメモリの量を大幅
に減少させることが可能になる。本発明によるディジタ
ル・フィル夕は、サンプリングされた入力信号に遅延を
与える複数個の遅延回路と入力信号および該遅延回路の
出力信号を入力とする複数個の選択回路と、該選択回路
の出力信号を入力アドレスとするプログラム可能なメモ
リと該メモリの出力を累算する累算回路と該累算回路の
出力信号の遅延を生ずる一個の遅延回路と、該遅延回路
の出力信号および前記累算回路の出力信号を入力とする
全加算回路と、ゲートとを用いて前記メモリおよび累算
回路の時分割多重をはかり、前記メモリの容量を減少可
能にしたことを特徴とするものである。

次に図面を参照して本発明を詳細に説明する。

前述のように、Ｎが奇数であるか、偶数であるかにより
、若干構成が異なるので、以下では、それぞれ別個に説
明することにする。また説明を簡単にするために、Ｎ＝
４，５の２つの場合についてのみ説明するが、これは、
Ｎの大きさに何ら制限を加えるものではない。まず第一
に、Ｎ＝５（奇数）の場合について説明する。

第３図は、本発明の一実施例を示したものである。第３
図に示すディジタル・フィル夕の入力端子１には、周波
数１／Ｔのデイジット列ｘｎを供給する。第４図ａは、
１／Ｔ毎にサンプリングされた入力データｘｎで、Ｔ／
２時間中に、あるビット数の直列データがあり、しかも
、それは最小重み桁が最初になるような順序にある。と
ころで、このディジタル・フィル夕の出力端子３に生じ
るディジット列ｙｎは、次の演算により得ることができ
る。ｙｎ＝角〆ｎ十ａ，も十，十ａ２×ｎ＋２十ａ２×
ｎ＋３十ａ，×ｎ十４十ａがｎ＋５＝ｙｎ（２）十ｙｎ
（１）ただし、 ｙｎ（２）＝ａ。

×ｎ＋ａ，×ｎ十，十ａ２×ｎ＋２ウｎ（・）＝ａ２Ｘ
ｎ舵十ａ・Ｘ川４十ａ。Ｘｍ５上式のように、ｙｎをｙ
ｎ（２）とｙｎ（１）とに分けて別々に求め、その和を
取れば、ｙｎを得ることができる。これを回路的に実現
したものが第３図である。第３図において、１１，１２
，１４，１５はＴの遅延を与える遅延回路、１３，１６
はＴ／２の遅延を与える遅延回路、２１，２２，２３は
選択回路、３川ま積和回路、４０は全加算回路、５０は
ゲートである。

今、遅延回路１１の入力端子１に、第４図ａに示される
入力データｘｎ＋５のＬＳＢが入力される時点では、第
４図ｂ，ｃに示されるように、遅延回路１１，１２の出
力１１０，１２０１こはそれぞれｘｎ十４，ｘｎ＋３の
ＢＢが出力される。この時、第４図ｊで示される制御信
号は端子２に入力され、この制御信号Ｚが“０”である
期間中選択回路２１，２２，２３は、それぞれ１００，
１１０，１２０を選択し競和回路３０の入力となる。即
ち、度和回路３０の中のメモリの入力アドレスには、ｘ
ｎ柵 ｘｎ十４，ｘＭ３が入力されるから、積和回路中
では、ｙｎ（１）＝ａ２ｘｎ＋３十ａ．ｘｎ＋４十ａｏ
ｘＭ５が計算され入力データよりＴ／２だけ遅れて、３
０川こその結果が出力される。

一方、遅延回路１３，１４，１５の出力１３０，１４０
，１５０は、第４図のタイミングチャート上で、それぞ
れｄ，ｅ，ｆのようになっている。

ところで、端子２に入力される制御信号が“１”である
期間中、選択回路２１，２２，２３では、それぞれ、遅
延回路１５，１４，１３の出力である１５０，１４０，
１３０が選択される。従って今、遅延回路１３の出力１
３０‘こ第４図ｄに示されるデータｘｎ十２のＬＳＢが
出力される時点では、第４図ｅ，ｆに示されるように、
遅延回路１４，１５の出力１４０，１５０には、それぞ
れｘｎ＋，，ｘｎのＬＳＢが出力される。それ故、横和
回路３０の中のメモリのアドレス入力はｘｎ，×ｎ十，
，ｘｎ＋２となり、３ ０では、ｙｎ（２）＝ａｏ＆＋
ａ，ｘｎ＋，十ａ２ｘｎ十２が計算されて、入力データ
Ｘと同一の期間に、３００１こ出力される。これを示し
たのが第４図ｇのタイミング・チャートである。同図か
ら明らかなようにｙ￥キとｙら≧ちとは、Ｔ／２だけ異
なっている。また、贋和回路３０の出力３００を入力と
する遅延回路１６は、Ｔ／２の遅延を得ることができる
。遅延回路１６の出力４００のタイミング・チャートを
第４図Ｍこ示す。従って、積和回路３０の出力３００と
、遅延回路１６の出力４００とを入力とする全加算回路
４０の出力には、ｙｎ＝ｙや子十ｙ格子およびｙ台三＆
十ｙリキ‐，がそれぞれＴ／２の期間中交互に出力され
ることになる。

ところが望ましい出力はｙｎ＝ｙＡＩ）＋ｙＡ２）であ
るから、第４図ｊで示される制御信号Ｚにより、ゲート
５０を制御してやれば、第４図ｉに示したように、最終
出力ｙｎを得ることができる。次に第５図を参照してＮ
＝４（偶数）の場合の実施例について説明する。この場
合、係数の数の総和が奇数となり、Ｎ＝３の場合とは、
若干回路構成が異なるけれども動作原理は、全く同様で
ある。

前例と同様に、第４図のタイミング・チャートを利用し
て説明する。第５図において、１１，１４，１５は時間
Ｔの遅延、１３，１６は時間Ｔ／２の遅延を生じる遅延
回路である。また２１，２２，２３は選択回路、３川ま
糠和回路、４０は全加算回路、５０はゲートである。今
、遅延回路１１の入力端子１に、入力データｘｎ＋４の
ＬＳＢが入力された時、遅延回路１１の出力１ １ ０
では、ｘｎ＋３のＬＳＢが出力される。

これを示したのが、第４図ｂ，ｃのタイミング・チャー
トである。この時点より、ＭＳＢが終了するまでのＴ／
２の時間中、即ち第５図の入力端子２の入力である第４
図ｊで示される制御信号Ｚが“０”である期間は、選択
回路２１，２２，２３により１００，１１０および“０
”が選択されて積和回路３０の中のメモリのアドレス入
力となる。従って、積天０回路３０の中のメモリのアド
レス入力は、ｘｎ＋４，ｘｎ十３，“０”となり、積和
回路３０では、ｙＡＩ）＝ａ〆ｎ＋４十ａ，ｘｎ＋３が
計算され、Ｔ／２時間遅れてその結果が３０川こ出力さ
れる。一方、遅延回路１３，１４，１５の出力のタィミ
ング・チャートを示したものが、第４図ｄ，ｅ，ｆであ
る。

ところで、第４図ｊで示される制御信号Ｚが、“１”に
なっている期間では、選択回路２１，２２，２３では、
それぞれ遅延回路１５，１４，１３の出力である１５０
，１４０，１３０が選択される。今、第４図ｂに示され
るｘｎ＋３のＬＳＢが入力端子１に入力された時点より
Ｔ／２だけ遅れた時点では、第４図ｄ，ｅ，ｆに示した
ように、遅延回路１３，１４，１５の出力はそれぞれｘ
ｎ十２，ｘｎ＋，，ｘｎのＬＳＢが出力される。この時
点より期間Ｔ／２の間では、既に述べたように、選択回
路２１，２２，２３では、制御信号Ｚにより、それぞれ
ｘｎ＋２，ｘｎ＋，，Ｘｎが選択される。それ故、贋和
回路３０のメモリのアドレス入力はｘｎ十２，ｘ帆，ｘ
ｎとなり、積和回路３０では、ｙＡ２）＝ａｏｘｎ＋ａ
，〜＋，十ａ２櫓十２の演算が行なわれ、Ｔ／２時間遅
れてその結果が３０川こ出力される。これらを示したの
が第４図ｇのタイミング・チャートである。同図から明
らかなようにｙＡ三もとｙぶちとは、Ｔ／２だけ異なっ
ている。また積天０回路３０の出力３００を入力とする
遅延回路１６はＴ／２の遅延を得ることができる。遅延
回路１６の出力４００を示したものが第４図ｅである。
従って、薄和回路３０の出力３００と、遅延回路１６の
出力４００とを入力とする全加算回路４０の出力には、
ｙｎ＝ｙＡＩ）＋ｙＡ２）およびｙＡ三キ十ｙＡ払−．
がそれぞれＴ／２の期間中交互に出力されることになる
。

ところが、望ましい出力は、ｙｎ＝ｙも１）十ｙｎＡ２
）であるから、第２図ｉで示される制御信号Ｚにより、
ゲート５０を制御してやれば、第４図ｉに示したように
、最終出力ｙｎを得ることができる。このようにして、
積和回路の時分割多重をはかることにより、メモリの容
量の大幅な減少が可能となる。

実施例では簡単なためＮ＝４，５の２つの場合のみ説明
したが、これは、何らＮに制限を加えるものではない。

【図面の簡単な説明】

第１図は、従来より公知の積和回路を利用したディジタ
ル・フィル夕の一例を示したもので、１１，１２，１３
は遅延回路、２０はメモリ、３０は桁移動加算回路であ
る。 第２図は第１図に示した回路のタイミング関係を示す図
である。第３図は、本発明によるディジタル・フィル夕
の一実施例を示したもので、Ｎが奇数の場合である。第
３図において、１１，１２，１４，１５はＴの１３，１
６はＴ／２の遅延を生ずる遅延回路、２１，２２，２３
は選択回路、３０は積和回路、４０は全加算回路、６川
まゲ−トである。第４図は、第３図および第５図に示し
た回路のタイミング関係を示す図である。第５図は、本
発明によるディジタル・フィル夕の他の実施例を示した
もので、Ｎが偶数の場合である。柊／図 多Ｚ図 多Ｊ囚 滋ム図 第３図

Claims (1)

【特許請求の範囲】
1. １ サンプリングされた入力信号に遅延を与える複数個
   の遅延回路と、入力信号および前記遅延回路の出力信号
   の中から予め定められた信号対を入力として供給し該信
   号対のいずれか一方を選択出力する複数個の選択回路と
   、該選択回路の出力信号を入力アドレスとするプログラ
   ム可能なメモリと、該メモリの出力を累算する累算回路
   と、該累算回路の出力信号に遅延を与える遅延回路と、
   該遅延回路の出力信号および、前記累算回路の出力信号
   を入力とする全加算回路とを備えたことを特徴とするデ
   イジタル・フイルタ。