SU847371A1 - Долговременное запоминающее устройство - Google Patents

Description

изобретение относитс  к вычислительной технике, а точнее к запоминающим устройствам, и может быть ис пользовано дл  хранени  дискретной информации в цифровой форме. Известны запоминающие устройства дл  хранени  дискретной цифровой информации, содержащее сдвиговой регистр, вход которого подключен к входному каскаду, а выход - к выход ному каскаду устройства, каскад регенерации , вход которого соединен с выходным каскадом, а выход - с вход ным р Такие запоминающие устройства имеют большое количество оборудовани , сложную схему и малую информационную емкость. Наиболее близким по технической сущности к предложенному  вл етс  з поминающее устройство, содержащее регистры сдвига, одни входы которых подключены к полусумматорам, а выхо ды - к выходной логической схеме. дополнительный регистр сдвига, первый вход которого соединен с первой управл ющей шиной и с одним из входов триггера, другой вход триггера подключен к выходу дополнительного регистра, элемент И, один вход которого соединен со второй управл ющей шиной и вторым входом дополнительного регистра, другой вход элемента И подключен к выходу триггера , а выход элемента И - к другим входам основных регистров сдвига Г23. Известное запоминающее устройство имеет мапзпо информационную емкость, так как каждый элемент пам ти сдвиговых регистров хранит двоичную цифру только одного числа и большое количество оборудовани , в особенности регистров. Цель изобретени  - упрощение устройства и повышение информационной емкости. 3 . Поставленна  цель достигаетс  тем,, что долговременное запоминающее устройство, содержащее первьш регистр, первый выход которого соединен с одним входом логического бл ка, второй регистр, триггер, первый элемент И, адресную шину, шину начальной установки и шину записи, в него введены схема сравнени , три элемента И, четыре элемента ИЛИ два инвертора, два элемента задержки дополнительный триггер и двоичный счетчик, один выход которого через первый элемент ИЛИ подключен к единичному входу дополнительного триггера, другой выход двоичного . счетчика через второй элемент ИЛИ поключен к первым входам третьего элемента ИЛИ, первого элемента И и входу первого инвертора, один из входов двоичного счетчика подключен к адресной шине,- другой - через пер вый элемент задержки подключен к вы ходу первого элемента И и первому входу четвертого элемента ИЛИ, второй вход третьего элемента ИЛИ подключен к нулевому входу дополнитель ного триггера и шине начальной уста новки , выход третьего элемента ИЛИ подключен к нулевому входу основног триггера, единичный вход которого через второй элемент задержки подкл чен к одному из входов выходного ло гического блока и к выходу второго элемента И, один из входов которого подключен к нулевому выходу основно го триггера, а другой - к выходу первого инвертора, единичный выход основного триггера подключен к третьим входам третьего и четвертого элементов И, вторые входы которых подключены к нулевому и единичному выходам дополнительного триггера, четвертые входы - к выхЬду второго инв тора, а первые - к второму входу пе вого элемента И и третьему входу второго элемента И, выходы третьего и четвертого элементов И подключены соответственно к второму входу четвертого элемента ИЛИ и первому входу первого регистра сдвига, второй вход которого подклю чен к выходу четвертого элемента ИЛИ, а третий - к шине записи и зходу второго регистра, выход кото рого через схему сравнени  подключен к входу инвертора и выходу , первого регистра и второ14 му входу выходного логического блока. На фиг. 1 представлена схема предлагаемого запоминающего устройства; на фиг. 2 - упаковка исходных чисел в сжатую последовательность . Долговременное запоминающее устройство содержит двоичный вычитающий счетчик 1, количество разр дов t которого равно В- .ц. где N - количество хранш«1ых слов в устройстве, элемент 2 ИЛИ, триггер 3, элементы 4, 5 ИЛИ, элемент 6 И, инвертор 7, элемент 8 И, щину 9 начальной установки, триггер 10 элементы 11, 12 И, шина 13, элемент 14 ИЛИ элемент 15 задержки, выходной логический блок 16, представл ющий собой группу конъюнкторов, элемент 17 задержки, инвертор 18, регистр 19 сдвига, схему 20 сравнени , второй регистр 21 и шину 22 записи. Количество триггеров в регистре 21 и конъюкторов в логическом блоке 16 равно разр дности хранимых слов. Устройство работает следующим образом . По срггналу Начальна  установка гас тс  триггеры 3 и 10. Адрес числа поступает на двоичный счетчик 1. Единичные выходы всех разр дов счетчика 1 подключены к входам элемента 4 ИЛИ, а разр ды с К-го по самый старший - к входам элемента 2 ИЛИ. Поэтому на выходе элемента 2 ИЛИ по вл етс  единичный сигнал только тогда , когда содержимое счетчика будет больше -д- а на выходе элемента 4 ИЛИ - когда адрес в счетчике не равен 0. Сигнал с элемента 2 ИЛИ взводит триггер 3. Единичный сигнал с элемента 4 ИЛИ через элемент 5 ИЛИ подтверждает нулевое состо ние триггера 10, открывает по одному входу элемент 6 И, поступает на инвертор 7, закрыва  по одному входу конъюктор 8. Тактовые импульсы (ТИ) с шины 13 проход т через открытый элемент 8 И, воздейству  на. элемент 14 ИЛИ и элемент задержки 15. По первому тактовому сигналу, снимаемому с выхода элемента 14 ИЛИ, содержимое регистра 19 сдвигаетс  на один разр д влево (сдвиг по кольцу), а первый И, задержанный элементом задержки 15 на врем , равное времени срабаывани  одного триггера регистра 19,1

|уме.ньшает содержимое счетчика на единицу.

В регистре 19 исходна  информаци  хранитс  в сжатом виде, она заноситс  по шине 22 записи.

Так, например, если устройство предназначено дл  хранени  19-ти следукмцих чисел: 1, 2, 3, А, 6, 7, 8, 9, .10, 12, 16, 17, 19, 20, 21, 24, 26, 15,. 29, то они могут быть упакованы в сжатую последовательность (фиг. . При хранении чисел в сжатом виде в качестве адреса числа используетс  его номер в последовательности. Нумераци  чисел на фиг. 2 показана в скобках и в едетс  справа налево. Упаковка исходных чисел в сжатую последовательность осуществл етс  с помощью вычислительной машины по специальной inp rpaNMe.

При занесении в регистр 19 сжатой пйследоватф1ьности одновременно во второй регистр 21 записьгеаетс  число, соответствующее нулевому адресу в последовательности (в данном случае нулевому вдресу соответствуе число 11101).

Предположим, что на двоичный счетчик 1 поступает адрес 01010. Поэтому после первого сдвига содержимое сдвигового регистра станет равным 11010 lOOllOOO 10000 11111 .(сдвиг по кольцу в обе стороны)j а содержимое счетчика - О 1001. После сдвига в схеме 20 сравнени  осуществл етс  сравнение содержимого п старших разр дов регистра сдвига (в нашем случае 1 1010) с с содержимым регистра 21 (равным 11 101). После первого сдвга значени  эти неравны. Следовательно , на выходе сравнени  буд код нул , а на выходе инвертора 18 - код единицы. Однако элементы 11, 12 И закрыты, так как триггер 10 находитс  в нулевом состо нии. I

Аналогичные действи  выполн ютс  при поступлении на вход элемента 6 второго, третьего и т.д. тактовых импульсов. При поступлении 10-го тактового импульса содержимое сдвигового регистра сдвинетс  на 10 раз р дов влево и становитс  равным 1000 10000 11111110 10 1001, а содержимое счетчика - нулю. Нулевое содержимое счетчика 1  вл етс  признаком конца поиска нужного числа в сдвиговом регистре 19.

Выдача найденного числа из регистра 19 осуществл етс  так. Нулевой сигнал с элемента 4 ИЛИ закрывает элемент 6 И, прекраща  дальнейший сдвиг сжатой последовательности в регистре 19, и приводит к образовани единичного сигнала на выходе инвертора 7. Так как триггер 10 погашен, то по 11-му тактовому сигналу на выходе элемента 8 И образуетс  единичный сигнал, по которому осуществл етс  выдача найденного числа 10001 из п ти старших разр дов сдви«гового регистра через выходной блок 16.

Этот же сигнал с элемента 8 И через элемент 17 задержки устанавливает триггер 10 в единичное состо ние .

Этим самым даетс  разрешение на возвращение сжатой последовательности в сдвиговом регистре в исходное (начальное) состо ние. Дл  этой цели служат элементы 11, 12 И инвертор 18, схема 20 сравнени , и триггер 3. Триггер 3 указывает направление сдвига сжатой последовательности дл  возвращени  ее в исходное состо ние кратчайшим путем. В частности, если триггер 3 взведен то ТИ (шина 13) поступаютjia регистр 19 через открытый -элемент II И элемент 13 ИЛИ и сдвиг осуществл етс  справа налевопо кольцу, если триггер 3 погашен, то тактовые сигналы пройдут через элемент 12 И и сдвиг выполн етс  слева направо тоже по кольцу. В обоих случа х сдвиг продолжаете до тех пор, пока в п старших разр дах реглстра

; 19 не окажетс  число с нулевым адресом (применительно к нашему примеру - таким числом  вл етс 

Claims (1)

11101). А так как такое же число хранитс  в регистре 21, то на выходе схемы сравнени  по витс  единичный сигнал, а на выходе инвертора 18 - cooTBeTCTBjsHHO код нул . Эле;менты 11 12 И закрываютс , сдвиг информации в регистре 19 прекращаетс . На этом заканчиваетс  циГкл обращени  к запоминающему устройству. Из фиг. 2 видно, что дл  хранени  19-ти п тиразр дных чисел необходимо иметь 23 запоминаюш;их элемента. Количество m запоминающих элементов определ етс  выражением m5 N+n-1, где N количество хранимых слов (чисел) в запоминающем устройстве; п - разр дность хранимых чисел. Если хранить эти же числа обычным способом, то потребуетс  95 заломинающих элементов (триггеров),так как m N-n. Применение двоичного счетчика, дополнительного триггера, схемы сравнени , элементов И, ИЛИ, инверторов , линий задержек и сжатого способа хранени  двоичной информации выгодно отличает предлагаемое :запоминающее устройство от-известного , так как позвол ет значительно сократить объем оборудовани  в особенности запоминающих элементов (триггеров), а следовательно, упростить устройство, увеличить его информационную емкость, надежность и снизить стоимость. Формула изобретени  Долговременное запоминающее устройство , содержащее первый регистр, первьй выход которого соединен с од ним входом логического блока, второй регистр, триггер, первый элемен И, адресную шину, шину начальной уст новки и шину записи, отличающеес  тем, что, с целью упро щени  устройства и повышени  его ин формационной емкости, в него введен схема сравнени , три элемента И, .четыре элемента ИЛИ, два инвертора, д элемента задержки, дополнительный триггер и двоичньй счетчик, один выход которого через первый элемент ИЛИ подкл очен к единичному входу до полнительного триггера, другой выхо двоичного счетчика через второй эле мент ИЛИ подключен к первым входам третьего элемента ИЛИ, первого элемента И и входу первого инвертора, один из входов двоичного счетчика 1« по-дключен к адресной шине, другой - через первый элемент задержки подключен к выходу первого элемента И и первому входу четвертого элемента ИЛИ, второй вход третьегоэлемента ИЛИ подключен к нулевому входу дополнительного триггера и шине начальной установки, выход третьего элемента ИЛИ подключен к нулевому входу основного триггера, единичный вход которого через второй элемент задержки подключен к одному из входов выходного логического блока и к :Выходу второго элемента И, один из . входов которого подключен к нулевому выходу основного триггера, а другой - к выходу первого инвертора , единичный выход основного триггера подключен к третьим входам третьего и четвертого элементов И, вторые входы которых подключены к нулевому и единичному выходам дополнительного триггера, четвертые входы - к выходу второго инвертора, а первые - к второму входу первого элемента И и третьему входу второго элемента И, выходы третьего и четвертого элементов И подключены соответственно к второму входу четвертого элемента ШШ и первому входу регистрасдвига, второй вход которого подключен к выходу четвертого элемента ИЛИ,.а третий к шине записи и входу дополнительного регистра, выход которого через схему сравнени  подключен к входу инвертора и выходу регистра сдвига и второму входу выходного логического блока. Источники информации, прин тые во внимание при экспертизе 1.Латент Великобритании № 1471071, кл. G 4 С опублик. 1977. 2,Авторское свидетельство СССР № 428454, кл. G 11 С 19/00, 1974 (прототип).