JPS6191721A - デジタルデ−タ出力装置 - Google Patents
デジタルデ−タ出力装置Info
- Publication number
- JPS6191721A JPS6191721A JP59213098A JP21309884A JPS6191721A JP S6191721 A JPS6191721 A JP S6191721A JP 59213098 A JP59213098 A JP 59213098A JP 21309884 A JP21309884 A JP 21309884A JP S6191721 A JPS6191721 A JP S6191721A
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明はコンピュータ等の装置からの入力制御信号によ
りデジタルデータを出力するデジタルデータ出力装置に
関する。
りデジタルデータを出力するデジタルデータ出力装置に
関する。
（発明の技術的背景とその問題点〕
コンピュータから出力される制御データにより、例えば
試験装置を制御する場合、この試験装置が必要とする制
御データのビット数だけコンピュータの出力端が占有さ
れる。制御データのビット数が少なければ問題がないが
、ビット数が増えるとコンピュータの出力端がほとんど
占有されるという問題があった。さらにビット数が増え
れば通常のコンピュータの出力端では足りなくなり制御
できなくなるという問題があった。このような試験装置
を制御するためにはさらに多数ビットの出力端を有する
大型のコンピュータを用意しなければならない。
試験装置を制御する場合、この試験装置が必要とする制
御データのビット数だけコンピュータの出力端が占有さ
れる。制御データのビット数が少なければ問題がないが
、ビット数が増えるとコンピュータの出力端がほとんど
占有されるという問題があった。さらにビット数が増え
れば通常のコンピュータの出力端では足りなくなり制御
できなくなるという問題があった。このような試験装置
を制御するためにはさらに多数ビットの出力端を有する
大型のコンピュータを用意しなければならない。
〔発明の目的〕
本発明は上記事情を考慮してなされたものでコンピュー
タ等の装置の出力信号のビット数が少なくとも、多数ビ
ットのデジタルデータを出力することができるデジタル
データ出力装置を提供することを目的とする。
タ等の装置の出力信号のビット数が少なくとも、多数ビ
ットのデジタルデータを出力することができるデジタル
データ出力装置を提供することを目的とする。
上記目的を達成するために本発明によるデジタルデータ
出力装置は、一連のデジタル出力データを格納した読出
し専用メモリと、この読出し専用メモリに格納されたデ
ジタル出力データの開始アドレスが格納されたレジスタ
と、前記読出し専用メモリのアドレスを示すアドレスカ
ウンタとを備え、入力制御信号の第１のビットの信号に
より前記レジスタに格納された開始アドレスを前記アド
レスカウンタにセットし、前記入力制御信号の第２のビ
ットの信号により前記アドレスカウンタをカウントアツ
プ／ダウンし、前記読出し専用メモリに格納された一連
のデジタル出力データを出力することにより、少数ビッ
トの前記入力制御信号を用いて多数ビットの前記デジタ
ル出力データを出力することを特徴とする。
出力装置は、一連のデジタル出力データを格納した読出
し専用メモリと、この読出し専用メモリに格納されたデ
ジタル出力データの開始アドレスが格納されたレジスタ
と、前記読出し専用メモリのアドレスを示すアドレスカ
ウンタとを備え、入力制御信号の第１のビットの信号に
より前記レジスタに格納された開始アドレスを前記アド
レスカウンタにセットし、前記入力制御信号の第２のビ
ットの信号により前記アドレスカウンタをカウントアツ
プ／ダウンし、前記読出し専用メモリに格納された一連
のデジタル出力データを出力することにより、少数ビッ
トの前記入力制御信号を用いて多数ビットの前記デジタ
ル出力データを出力することを特徴とする。
本発明の一実施例によるデジタルデータ出力装置を第１
図に示す。このデジタルデータ出力装置によりコンピュ
ータ等の制御装置の信号出力端１０の３ビツトの出力端
Ｂ１．８２．８３から出力される制御信号から多数ビッ
トのデジタル出力データを得ることができる。出力され
るデジタルデータはＲＯＭ５辷記憶されている。このデ
ジタルデータにより試験装置が制御されるものとすると
、ＲＯＭ５内には、第２図に示すように試験項目ごとの
制御データがブロックとして記憶されている。すなわち
１個の制御データＤＡＴＡ１゜ＤＡＴＡ２ 、・・・・
・・、ＤＡＴＡｌがＲＯＭ５に格納されている。これら
制御データＤＡＴＡ１゜ＤＡＴＡ２．・・・・・・、Ｄ
ＡＴＡｌにそれぞれアドレスＡＤＲＴ１．ＡＤＲＴ２．
・・・・・・、ＡＤＲＴｌから格納されている。
図に示す。このデジタルデータ出力装置によりコンピュ
ータ等の制御装置の信号出力端１０の３ビツトの出力端
Ｂ１．８２．８３から出力される制御信号から多数ビッ
トのデジタル出力データを得ることができる。出力され
るデジタルデータはＲＯＭ５辷記憶されている。このデ
ジタルデータにより試験装置が制御されるものとすると
、ＲＯＭ５内には、第２図に示すように試験項目ごとの
制御データがブロックとして記憶されている。すなわち
１個の制御データＤＡＴＡ１゜ＤＡＴＡ２ 、・・・・
・・、ＤＡＴＡｌがＲＯＭ５に格納されている。これら
制御データＤＡＴＡ１゜ＤＡＴＡ２．・・・・・・、Ｄ
ＡＴＡｌにそれぞれアドレスＡＤＲＴ１．ＡＤＲＴ２．
・・・・・・、ＡＤＲＴｌから格納されている。
制御装置の出力端Ｂ３からのライン１３、寸なわちデジ
タルデータ出力装置の入力ライン１３にはバイナリカウ
ンタ７が接続され、このバイナリカウンタ７はデコーダ
８に接続されている。このデコーダ８の出力端は１個の
デジタルスイッチ３−１．３−２．・・・、３−Ｉに接
続されている。各デジタルスイッチ３−１．３−２．・
・・、３−■にはプリセットデータレジスタ２−１．２
−２．・・・。
タルデータ出力装置の入力ライン１３にはバイナリカウ
ンタ７が接続され、このバイナリカウンタ７はデコーダ
８に接続されている。このデコーダ８の出力端は１個の
デジタルスイッチ３−１．３−２．・・・、３−Ｉに接
続されている。各デジタルスイッチ３−１．３−２．・
・・、３−■にはプリセットデータレジスタ２−１．２
−２．・・・。
２−Ｉがそれぞれ接続されている。プリセットデータレ
ジスタ２−１．２−２．・・・、２−１には、ＲＯＭ５
に格納されている制御データＤＡＴＡ１゜ＤＡＴＡ、２
、・・・・・・、ＤＡＴＡｌの先頭アドレスＡＤＲＴ
１．ＡＤＲＴ２ 、・・・・・・、ＡＤＲＴ、があらか
じめセットされている。
ジスタ２−１．２−２．・・・、２−１には、ＲＯＭ５
に格納されている制御データＤＡＴＡ１゜ＤＡＴＡ、２
、・・・・・・、ＤＡＴＡｌの先頭アドレスＡＤＲＴ
１．ＡＤＲＴ２ 、・・・・・・、ＡＤＲＴ、があらか
じめセットされている。
デコーダ８によりデジタルスイッチ３−１．３−２．・
・・、３−Ｉのいずれかが閉路すると、閉路したデジタ
ルスイッチ３−ｎに接続されたプリセットデータレジス
タ２−ｎに格納されたプリセットデータがライン２１、
ライン２２を介してアドレスカウンタ４に出力される。
・・、３−Ｉのいずれかが閉路すると、閉路したデジタ
ルスイッチ３−ｎに接続されたプリセットデータレジス
タ２−ｎに格納されたプリセットデータがライン２１、
ライン２２を介してアドレスカウンタ４に出力される。
アドレスカウンタ４には、出力端Ｂ１、出力端Ｂ２から
の制御信号がライン１１．１２を介して入力されている
。出力ＥＢ２からの制御信号によりアドレスカウンタ４
にライン２２のアドレスがセットされ、出力端Ｂ１から
の制御信号によりアドレスカウンタ４がカウントアツプ
される。アドレスカウンタ４はアドレスライン２３を介
してＲＯＭ５に接続されている。ＲＯＭ５の出力データ
はバッファ６を介してデジタル出力ライン２５に出力さ
れる。
の制御信号がライン１１．１２を介して入力されている
。出力ＥＢ２からの制御信号によりアドレスカウンタ４
にライン２２のアドレスがセットされ、出力端Ｂ１から
の制御信号によりアドレスカウンタ４がカウントアツプ
される。アドレスカウンタ４はアドレスライン２３を介
してＲＯＭ５に接続されている。ＲＯＭ５の出力データ
はバッファ６を介してデジタル出力ライン２５に出力さ
れる。
本実施例の動作をさらに詳しく説明する。まず試験項目
ごとの制御データを作成しＲＯＭ５の各ブロックに制御
データＤＡＴＡ 、ＤＡＴＡ２゜・・・・・・、ＤＡ
ＴＡｌとして記憶させる。またこれら制御データＤＡＴ
Ａ 、・・・・・・、ＤＡＴＡ、の先頭アドレスＡＤ
ＲＴ 、・・・・・・、Ａ［）ＲＴ、をプリセットデ
ータレジスタ２−１．・・・、２−１にセットしておく
。これでデジタルデータ出力装置からデジタル出力デー
タを出力するための準備が終了する。
ごとの制御データを作成しＲＯＭ５の各ブロックに制御
データＤＡＴＡ 、ＤＡＴＡ２゜・・・・・・、ＤＡ
ＴＡｌとして記憶させる。またこれら制御データＤＡＴ
Ａ 、・・・・・・、ＤＡＴＡ、の先頭アドレスＡＤ
ＲＴ 、・・・・・・、Ａ［）ＲＴ、をプリセットデ
ータレジスタ２−１．・・・、２−１にセットしておく
。これでデジタルデータ出力装置からデジタル出力デー
タを出力するための準備が終了する。
次に実際のデジタル出力データを出力する動作を説明す
る。ｎ番目の制御データＤＡＴＡ を出力する場合には
、まず出力端Ｂ３からｎ個のパルスを出力する。このパ
ルス数はバイナリカウンタ７でカウントされる。デコー
ダ８はこのカウント値をデコードし、ｎ番目のデジタル
スイッチ３−ｎを閉路する。すると、ライン２２にプリ
セットデータレジスタ２−ｎにセットされたアドレス△
ＤＲＴｏが出力される。次に出力端Ｂ２からの信号によ
り、ライン２２に出力されたアドレスＡＤＲＴ、が、ア
ドレスカウンタ４にセットされる。するとＲＯＭ５内の
アドレスＡＤＲＴ に格納された制御データがライン
２５に出力される。
る。ｎ番目の制御データＤＡＴＡ を出力する場合には
、まず出力端Ｂ３からｎ個のパルスを出力する。このパ
ルス数はバイナリカウンタ７でカウントされる。デコー
ダ８はこのカウント値をデコードし、ｎ番目のデジタル
スイッチ３−ｎを閉路する。すると、ライン２２にプリ
セットデータレジスタ２−ｎにセットされたアドレス△
ＤＲＴｏが出力される。次に出力端Ｂ２からの信号によ
り、ライン２２に出力されたアドレスＡＤＲＴ、が、ア
ドレスカウンタ４にセットされる。するとＲＯＭ５内の
アドレスＡＤＲＴ に格納された制御データがライン
２５に出力される。
この制御データによる制御が終了すると、出力端Ｂ１か
ら１個のパルスを出力し、アドレスカウンタ４をカウン
トアツプする。するとＲＯＭ５内の次のアドレスＡＤＲ
Ｔｎ＋１に格納された制御データがライン２５に出力さ
れる。同様にして順次アドレスを進め、制御データを出
力する。
ら１個のパルスを出力し、アドレスカウンタ４をカウン
トアツプする。するとＲＯＭ５内の次のアドレスＡＤＲ
Ｔｎ＋１に格納された制御データがライン２５に出力さ
れる。同様にして順次アドレスを進め、制御データを出
力する。
ＲＯＭ５のデジタル出力データのビット数は任意に設定
することができるので、多数ビットのデジタルデータを
出力することも可能である。このように本実施例によれ
ば制御装置の３ビツトの出力から任意の多数ビットのデ
ジタルデータを出力することができ、実質的に制ｍ＋装
置の出力ビツト数を拡張することができる。
することができるので、多数ビットのデジタルデータを
出力することも可能である。このように本実施例によれ
ば制御装置の３ビツトの出力から任意の多数ビットのデ
ジタルデータを出力することができ、実質的に制ｍ＋装
置の出力ビツト数を拡張することができる。
先の実施例では複数の項目の制御データをＲＯＭに記憶
させたが、たとえば試験項目がひとつであれば、ＲＯＭ
に一連の制御データを一種類だけ記憶させることになる
。この場合はプリセットデータレジスタもひとつで十分
であり、バイナリカウンタ７、デコーダ８、デジタルス
イッチ３は不要である。またプリセットデータレジスタ
を選択するための出力端Ｂ３も不要となる。したがって
２ビツトの出力から任意の多数ビットのデジタルデータ
を出力することができる。
させたが、たとえば試験項目がひとつであれば、ＲＯＭ
に一連の制御データを一種類だけ記憶させることになる
。この場合はプリセットデータレジスタもひとつで十分
であり、バイナリカウンタ７、デコーダ８、デジタルス
イッチ３は不要である。またプリセットデータレジスタ
を選択するための出力端Ｂ３も不要となる。したがって
２ビツトの出力から任意の多数ビットのデジタルデータ
を出力することができる。
またプリセットデータレジスタ２に制御データＤＡＴＡ
の最終アドレスをセットし、出力端Ｂ１からの信号によ
りアドレスカウンタ４をカウントダウンするようにして
もよい。
の最終アドレスをセットし、出力端Ｂ１からの信号によ
りアドレスカウンタ４をカウントダウンするようにして
もよい。
以上の通り本発明によればコンピュータ等の装置の出力
信号のビット数が少なくとも、多数ビットのデジタルデ
ータを出力することができ、実質的に出力ビツト数の拡
張をはかる口とができる。
信号のビット数が少なくとも、多数ビットのデジタルデ
ータを出力することができ、実質的に出力ビツト数の拡
張をはかる口とができる。
第１図は本発明の一実施例によるデジタルデータ出力装
置のブロック図、 第２図は同デジタルデータ出力装置内のＲＯＭのメモリ
マツプである。 ２−１．２−２．・・・、２−Ｉ・・・プリセットデー
タレジスタ、３−１．３−２．・・・、３−■・・・デ
ジタルスイッチ、４・・・アドレスカウンタ、５・・・
ＲＯＭ、６・・・バッファ、７・・・バイナリカウンタ
、８・・・デコーダ。 出願人代理人 猪 股 清 ＤＡＴＡｔ ＤＡＴＡｒ
置のブロック図、 第２図は同デジタルデータ出力装置内のＲＯＭのメモリ
マツプである。 ２−１．２−２．・・・、２−Ｉ・・・プリセットデー
タレジスタ、３−１．３−２．・・・、３−■・・・デ
ジタルスイッチ、４・・・アドレスカウンタ、５・・・
ＲＯＭ、６・・・バッファ、７・・・バイナリカウンタ
、８・・・デコーダ。 出願人代理人 猪 股 清 ＤＡＴＡｔ ＤＡＴＡｒ
Claims (1)
- 【特許請求の範囲】 １、一連のデジタル出力データを格納した読出し専用メ
モリと、 この読出し専用メモリに格納されたデジタル出力データ
の開始アドレスが格納されたレジスタと、前記読出し専
用メモリのアドレスを示すアドレスカウンタとを備え、 入力制御信号の第１のビットの信号により前記レジスタ
に格納された開始アドレスを前記アドレスカウンタにセ
ットし、前記入力制御信号の第２のビットの信号により
前記アドレスカウンタをカウントアップ／ダウンし、前
記読出し専用メモリに格納された一連のデジタル出力デ
ータを出力することにより、少数ビットの前記入力制御
信号を用いて多数ビットの前記デジタル出力データを出
力することを特徴とするデジタルデータ出力装置。 ２、複数群の一連のデジタル出力データを格納した読出
し専用メモリと、 この読出し専用メモリに格納された複数群のデジタル出
力データのそれぞれの開始アドレスが格納された複数の
レジスタと、 前記複数のレジスタから所望のレジスタを選択する選択
手段と、 前記読出し専用メモリのアドレスを示すアドレスカウン
タとを備え、 入力制御信号の第１のビットの信号に基づいて前記選択
手段により複数のレジスタから所望のレジスタを選択し
、前記入力制御信号の第２のビットの信号により前記所
望のレジスタに格納された開始アドレスを前記アドレス
カウンタにセットし、前記入力制御信号の第３のビット
の信号により前記アドレスカウンタをカウントアップ／
ダウンし、前記読出し専用メモリに格納された一連のデ
ータを出力することにより、少数ビットの前記入力制御
信号を用いて多数ビットの前記デジタル出力データを出
力することを特徴とするデジタルデータ出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213098A JPS6191721A (ja) | 1984-10-11 | 1984-10-11 | デジタルデ−タ出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213098A JPS6191721A (ja) | 1984-10-11 | 1984-10-11 | デジタルデ−タ出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6191721A true JPS6191721A (ja) | 1986-05-09 |
Family
ID=16633531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59213098A Pending JPS6191721A (ja) | 1984-10-11 | 1984-10-11 | デジタルデ−タ出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6191721A (ja) |
-
1984
- 1984-10-11 JP JP59213098A patent/JPS6191721A/ja active Pending
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