JPH01307869A - ビット入換え装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 ′高速フーリエ変換（以下、ＦＦＴと略す）を行う装置
に関し、特に、ＦＦＴ処理に必要なビット入換え処理を
任意のビット数で行う装置に関する。

〔従来の技術〕

近年、時系列的な音声信号や空間系列的な画像信号を周
波数領域で処理したり、また周波数成分を調べたりする
場合、ＦＦＴを用いることが多々ある。ＦＦＴは種々の
文献（例えば、安居院猛、中嶋正之著ｒＦＦＴの使い方
」産業報知センター）にて紹介されているように、数点
の離散的信号を高速に周波数成分に分解する演算方法で
ある、ＦＦＴの演算を行う際に必要なデータの格納アド
レス、または結果の格納アドレスを順次指し示すのに、
ポインタ内のビットの順序を入換える必要がある。例え
ば、ｎビットのポインタのビ。

ト順序を入換えるとは、ビット１とビットｎ−１を、ビ
ット２とビットｎ−２を、・・・・・・入換えることで
ある。

従来、ビットテストおよびビットセット命令を持つプロ
セ、すでは、プログラムにより各ビットをテストし、そ
の結果に応じて逆の位置のビットにセットしていた。

一方、第３図に示すようなビット入換え回路を持つプロ
セッサでは、そのビット入換え回路を用いてビットの順
序を入換えていた。

それでは、第３図を用いて、例えば１６点のＦＦＴを実
行する前に時系列的に入力される１６点のデータをデー
タ記憶回路へビットを入換えた順序で格納する動作を説
明する。第３図において、１０は３２ワードのデータを
記憶することができるデータ記憶回路、１１は５ビツト
のポインタ、１７は５ビツトのレジスタ、１８はレジス
タ１７の内容をインクリメント（＋１）するインクリメ
ンタ、１９はデータバス、３２は１６点のデータを記憶
するために４ビツトのアドレスを入換える必要があるの
で４ビツトを入換えるビット入換え回路である。ここで
１ビット入換え回路３２は、入力のビット０が出力のビ
ット３に、入力のビット１が出力のビット２に、入力の
ビット２が出力のビット１に、入力のビット３が出力の
ビット０に配線されているだけの回路である。また、レ
ジスタ１７には予め０００００’　（２進）が設定され
ているものとする。まず、レジスタ１７の内容“ｏｏｏ
ｏｏ”（２進）の下位４ビツトは入換え回路を通り、ポ
インタ１１に０００００’　（２進）が入力されるので
、データバス１９からの１点目のデータはデータ記憶回
路の０００００’　（２進）番地に格納される。それと
同時にインクリメンタ１８はレジスタ１７の内容をイン
クリメントし、レジスタ１７に戻す。次に、インクリメ
ントされたレジスタ１７内の００００１’　（２進）が
ビット入換え回路な通り、ポインタ１１に０１０００’
　（２進）が入力されるので、２点目のデータはデータ
記憶回路の’０１０００’（２進）番地に格納される。

それと同時にインクリメンタ１８はレジスタ１７の内容
をインクリメントし、レジスタ１７に戻す。この動作を
１６６点目データまで繰り返すことにより、１６点のデ
ータをデータ記憶回路へビットを入換えた順序で格納す
ることができる。

〔発明が解決しようとする課題〕

しかしながら、上述したビットテストおよびピットセッ
ト命令を持つプロセッサでは、プログラムによりビット
入換えを行うので、入換えをするビット数だけビットテ
スト命令とピットセット命令を繰り返す必要があり、入
換え処理に著しく時間が費やされるという欠点がある。

また、ビット入換え回路を持つプロセッサでは、ビット
入換え回路の配線は固定ビット数しか接続されておらず
（従来例では４ビツト）、任意のビット数を入換えでき
ないので、固定点のＦＦＴしか実行できないという欠点
がある。

〔発明の従来技術に対する相違点〕

従来のビット入換え回路に加えて、任意のビット数をシ
フトすることができるバレルシフタと、論理和または論
理積を取ることのできる論理演算回路とを用いることに
より、ポインタの下位から任意のビット数を入換えする
ことができるという相違点がある。

一方、バレルシフタと数値演算および論理演算回路を有
する浮動小数演算プロセッサにおいては、そのバレルシ
フタと数値演算および論理演算回路にビット入換え回路
を組み合わせるだけで、ポインタの下位から任意のビッ
ト数を入換えすることができるという相違点がある。

〔課題を解決するための手段〕

本特許の１つビット入換え装置は、ビット順序を入換え
るビット入換え手段と、レジスタと、前記ビット入換え
手段の出力を前記レジスタの内容によって指示されたビ
ット数シフトするバレルシフタと、前記ビット入換え手
段の入力と同じデータを入力し前記レジスタの内容によ
って指示されたビットだけを通過させるゲートと、前記
バレルシフタの出力と前記ゲートの出力との論理積を取
る論理積回路または論理和を取る論理和回路とを具備す
る。

本特許のもう１つのビット入換え装置は、レジスタと、
前記レジスタの内容によって指示されたビット数シフト
するバレルシフタと、前記バレルシフタの出力のビット
順序を入換えるビット入換え手段と、前記バレルシフタ
の入力と同じデータを入力し前記レジスタの内容によっ
て指示されたビットだけを通過させるゲートと、前記バ
レルシフタの出力と前記ゲートの出力との論理塵を取る
論理積回路または論理和を取る論理和回路とを具備する
。

〔第１の実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示すブロック図である
。第１図において、１２は５ビツトのビット入換え回路
、１３は任意のビット数を右にシフトすることができる
バレルシフタ、１４は論理和を取ることのできる論理和
演算回路、１５はビット入換えするビット数を記憶して
いるレジスタ、１６は入換えを行なうビットを全てＯに
するゲートである。その他の構成要素は第３図内で用い
た同じ番号の構成要素と同じ機能を持つので、ここでは
説明を省略する。ここで、レジスタ１７には予め０００
００’　（２進）が設定されているものとする。

例えば、従来例と同様に、１６点のＦＦＴを実行する前
にデータバス１９より時系列的に入力される１６点のデ
ータをデータ記憶回路へビットを入換えた順序で格納す
る動作を説明する。この場合、１６点のデータを記憶す
るために４ビツトのアドレスを入換える必要があるので
、レジスタ１５は予め入換えするビット数４を記憶して
いるものとする。まずレジスタ１７の内容’０００００
’　（２進）はゲート１６およびビット入換え回路１２
に送られる。ゲート１６はレジスタ１５の指示により下
位から４ビツトを００００’　（２進）にし、上位１ビ
ツトをそのまま通す。一方、ビット入換え回路１２では
ポインタ１１の内容の全ビット入換え’０００００’　
（２進）にする。バレルシフタ１３ではビット入換え回
路１２からの入換えされた全ビ。

トを入力し、全ビット数５からレジスタ１５の内容４を
引いた数１だけのビットを右にシフトする。

その時上位ビットにＯを入力し、’０００００’　（２
進）にする。そして、論理和演算回路１４ではゲート１
６の出力’０００００’　（２進）とバレルシフタ１３
の出力’０００００’　（２進）との論理和を取り、ポ
インタ１１に出力する。データ記憶回路１０はポインタ
１１の内容’０００００’　（２進）に応じてデータバ
スからの１点目のデータを記憶する。

それと同時にインクリメンタ１８はレジスタ１７の内容
をインクリメントし、レジスタ１７に戻す。

次に、インクリメントされたレジスタ１７内の’０００
０１’　（２進）はゲート１６およびビット入換え回路
１２に送られる。ゲート１６はレジスタ１５の指示によ
り下位から４ビツトなｏｏｏｏ’（２進）にし、上位１
ビツトをそのまま通す。−方、ビット入換え回路１２で
はポインタ１１の内容の全ビット入換え１００００’　
（２進）にする。バレルシフタ１３ではビット入換え回
路１２からの入換えされた全ビットを入力し、全ビット
数５からレジスタ１５の内容４を引いた数１だけのビッ
トを右にシフトする。その時上位ビットにＯを入力し、
’０１０００’　（２進）にする。そして、論理和演算
回路１４ではゲート１６の出力’０００００’　（２進
）とバレルシフタ１３の出力’０１０００’　（２進）
との論理和を取り、ポインタ１１に出力する。

データ記憶回路１０はポインタ１１の内容’０１０００
゜（２進）に応じてデータバスからの２点目のデータを
記憶する。そｈと同時にインクリメンタ１８はレジスタ
１７の内容をインクリメントし、レジスタ１７に戻す。

この動作を１６６点目データまで繰り返し、１６点のデ
ータをデータ記憶回路へビットを入換えた順序で格納す
る。

次に、例えば８点のＦＦＴを実行する前にデータバス１
９より時系列的に入力されるデータをデータ記憶回路へ
ビットを入換えた順序で格納する動作を説明する。この
場合、８点のデータを記憶スるために３ビツトのアドレ
スを入換える必要があるので、レジスタ１５は予め入換
えするビット数３を記憶しているものとする。まずレジ
スタ１７の内容’０００００’　（２進）はゲート１６
およびビット入換え回路１２に送られる。ゲート１６は
レジスタ１５の指示により下位から３ビツトを’０００
’　（２進）にし、上位２ビツトをそのまま通す。一方
、ビット入換え回路１２ではポインタ１１の内容の全ビ
ット入換え’０００００’　（２進）にする。バレルシ
フタ１３ではビット入換え回路１２からの入換えされた
全ビットを入力し、全ビット数５からレジスタ１５の内
容３を引いた数２だけのビットを右にシフトする。その
時上位ビットに０を入力し、’０００００’　（２進）
にする。そして、論理和演算回路１４ではゲート１６の
出力’ｏｏｏｏｏ’（２進）とバレルシフタ１３の出力
’０００００’　（２進）との論理和を取り、ポインタ
１１に出力する。

データ記憶回路１０はポインタ１１の内容’ｏｏｏｏｏ
’（２進）に応じてデータバスからの１点目のデータを
記憶する。それと同時にインクリメンタ１８はレジスタ
１７の内容をインクリメントし、レジスタ１７に戻す。

次に、インクリメントされたレジスタ１７内の００００
１’　（２進）はゲート１６およびビット入換え回路１
２に送られる。ゲート１６はレジスタ１５の指示により
下位から３ビツトを０００’　（２進）にし、上位２ビ
ツトをそのまま通す。一方、ビット入換え回路１２では
ポインタ１１の内容の全ビット入換え’１００００°（
２進）にスル。バレルシフタ１３ではビット入換え回路
１２からの入換えされた全ビットを入力し、全ビット数
５からレジスタ１５の内容３を引いた数２だけのビット
を右にシフトする。その時上位ビットに０を入力し、’
００１００’　（２進）にする。

そして、論理和演算回路１４ではゲート１６の出力’０
００００’　（２進）とバレルシフタ１３の出力’００
１００’　（２進）との論理和を取り、ポインタ１１に
出力する。データ記憶回路１０はポインタ１１の内容’
００１００’　（２進）に応じてデータバスからの２点
目のデータを記憶する。それと同時にインクリメンタ１
８はレジスタ１７の内容をインクリメントし、レジスタ
１７に戻す。この動作を８点目のデータまで繰り返し、
８点のデータをデータ記憶回路へビットを入換えた順序
で格納する。

〔第２の実施例〕 第２図は本発明の第２の実施例を示すブロック図である
。第２図において、２３は任意のビット数を左にシフト
することができるバレルシフタ、２４は論理積を取るこ
とのできる論理積演算回路、２５は全ビット数からビッ
ト入換えするビット数を引いた数を記憶しているレジス
タ、２６は入換えを行なうビットを全てｌにするゲート
である。

その他の構成要素は第３図及び第２図内で用いた同じ番
号の構成要素と同じ機能を持つので、ここでは説明を省
略する。ここで、レジスタ１，７には予め’０００００
’　（２進）が設定されているものとする。

倒えば、１６点のＦＦＴを実行する前にデータバス１９
より時系列的に入力されるデータをデータ記憶回路へビ
ットを入換えた順序で格納する動作を説明する。この場
合、１６点のデータを記憶するために４ビツトのアドレ
スを入換える必要があるので、レジスタ２５は予め全ビ
ット数５から入換えするビット数４を引いた数１を記憶
しているものとする。まずレジスタ１７の内容’ｏｏｏ
ｏｏ’（２進）はゲート２６およびバレルシフタ２３に
送られる。ゲート２６はレジスタ１５の指示により上位
１ビツトをそのまま通し、下位から４ビツトを１１１１
°（２進）にする。一方、バレルシフタ２３ではレジス
タ２５の内容１だけ左にシフトする。その時下位ビット
に１を入力し、’００００１’（２進）にする。ビット
入換え回路１２ではバレルシフタ２３の出力の全ビット
を入換え１００００’（２進）にする。そして、論理積
演算回路２４ではゲート２６の出力’０１１１１’　（
２進）とビット入換え回路１２の出力’１００００’　
（２進）との論理積を取り、ポインタ１１に出力する。

データ記憶回路１０はポインタ１１の内容’０００００
’　（２進）に応じてデータバスからの１点目のデータ
を記憶する。それと同時にインクリメンタ１８はレジス
タ１７の内容をインクリメントし、レジスタ１７に戻す
。次に、インクリメントされたレジスタ１７内の’００
０００’　（２進）はゲート１６およびバレルシフタ２
３に送られる。ゲート２６はレジスタ１５の指示により
上位１ビツトをそのまま通し、下位から４ビツトな１１
１１’　（２進）にする。−方、バレルシフタ２３では
レジスタ２５の内容１だけ左にシフトする。その時下位
ビットに１を入力し、’０００１１’　（２進）にする
。ビット入換え回路１２ではバレルシフタ２３の出力の
全ビットを入換え１１０００’　（２進）にする。そし
て、論理積演算回路２４ではゲート２６の出力’０１１
１１’　（２進）とビット入換え回路１２の出力’１１
０００’　（２進）との論理積を取り、ポインタ１１に
出力する。

データ記憶回路１０はポインタ１１の内容’０１０００
’（２進）に応じてデータバスからの２点目のデータを
記憶する。それと同時にインクリメンタ１８はレジスタ
１７の内容をインクリメントし、レジスタ１７に戻す。

この動作を１６６点目データまで繰り返し、１６点のデ
ータをデータ記憶回路ヘビ、トを入換えた順序で格納す
る。

次に、例えば８点のＦＦＴを実行する前にデータバス１
９より時系列的に入力されるデータをデータ記憶回路へ
ビットを入換えた順序で格納する動作を説明する。この
場合、８点のデータを記憶するために３ビツトのアドレ
スを入換える必要があるので、レジスタ２５は予め全ビ
ット数５から入換えするビット数３を引いた数２を記憶
しているものとする。まずレジスタ１７の内容’ｏｏｏ
ｏｏ’（２進）はゲート２６およびバレルシフタ２３に
送られる。ゲート２６はレジスタ１５の指示により上位
２ビツトをそのまま通し、下位から３ピツ）ヲ’ｌｌｌ
’　（２進）にする。一方、バレルシフタ２３ではＬ”
；’スタ２５の内容２だけ左にシフトする。その時下位
ビットに１を入力し、’０００１１°（２進）ニスる。

ビット入換え回路１２ではバレルシフタ２３の出力の全
ビットを入換え１１０００’　（２進）にする。そして
、論理積演算回路２４ではゲート２６の出力’００１１
１’　（２進）とビット入換え回路１２の出力’１１０
００’　（２進）との論理積を取り、ポインタ１１に出
力する。データ記憶回路１０はポインタ１１の内容’ｏ
ｏｏｏｏ°（２進）に応じてデータバスからの１点目の
データを記憶する。

それと同時にインクリメンタ１８はレジスタ１７の内容
をインクリメントし、レジスタ１７に戻ス。

次に、インクリメントされたレジスタ１７内の’０００
０１’　（２進）はゲート１６およびバレルシフタ２３
に送られる。ゲート２６はレジスタ１５の指示により上
位２ビツトをそのまま通し、下位から３ビツトを１１１
’　（２進）にする。一方、バレルシフタ２３ではレジ
スタ２５の内容２だけ左にシフトする。その時下位ビッ
トに１を入力し、’００１１１’　（２進）にする。ビ
ット入換え回路１２ではバレルシフタ２３の出力の全ビ
ットを入換え’１１１００’　（２進）にする。そして
、論理積演算回路２４ではゲート２６の出力“００１１
１’　（２進）とビット入換え回路１２の出力’１１１
００’　（２進）との論理積を取り、ポインタ１１に出
力する。データ記憶回路１０はポインタ１１の内容’０
０１００’（２進）に応じてデータバスからの２点目の
データを記憶する。それと同時にインクリメンタ１８ハ
Ｌ／　シスタ１７の内容をインクリメントし、レジスタ
１７に戻す。この動作を８点目のデータまで繰り返し、
８点のデータをデータ記憶回路へビットを入換えた順序
で格納する。

〔発明の効果〕

以上に説明したように、第１の実施例では、レジスタ１
５に入換えするビット数を予め記憶させておくことによ
り、任意のビット数を高速に入換えることができるとい
う効果が得られる。

また第２の実施例では、レジスタ２５にポインタ１１の
全ビット数から入換えするビット数を引いた数を予め記
憶させておくことにより、任意のビット数を高速に入換
えすることができるという効果が得られる。

尚、第１の実施例と第２の実施例の間でビット入換え回
路とバレルシフタの位置、入換えるビット数を記憶して
いるレジスタの内容の表現方法、または論理演算回路の
種類に対し、そｈぞれ異なった例を用いて説明したが、
その異なった例の組合せを替えても同様の効果が得られ
ることは明白である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図で、第
２図は本発明の第２の実施例を示すブロック図で、第３
図は従来例を示すブロック図である。 ｌＯ・・・・・・データ記憶回路、１１・・・・・・ポ
インタ、１２．３２・・・・・・ビット入換え回路、１
３．２３・・・・・・バレルシフタ、１４・・・・・・
論理和演算回路、２４・・・・・・論理積演算回路、１
５，１７．２５・・・・・・レジスタ、１６，２６・・
・・・・ゲート、１８・・・・・・インクリメンタ、１
９・・・・・・データバス。 代理人　弁理士　　内　原　　　音

Claims (1)

1. 【特許請求の範囲】 １、ビット順序を入換えるビット入換え手段と、レジス
   タと、前記ビット入換え手段の出力を前記レジスタの内
   容によって指示されたビット数シフトするバレルシフタ
   と、前記ビット入換え手段の入力と同じデータを入力し
   前記レジスタの内容によって指示されたビットだけを通
   過させるゲートと、前記バレルシフタの出力と前記ゲー
   トの出力との論理積を取る論理積回路または論理和を取
   る論理和回路とを具備することを特徴とするビット入換
   え装置。 ２、レジスタと、前記レジスタの内容によって指示され
   たビット数シフトするバレルシフタと、前記バレルシフ
   タの出力のビット順序を入換えるビット入換え手段と、
   前記バレルシフタの入力と同じデータを入力し前記レジ
   スタの内容によって指示されたビットだけを通過させる
   ゲートと、前記バレルシフタの出力と前記ゲートの出力
   との論理積を取る論理積回路または論理和を取る論理和
   回路とを具備することを特徴とするビット入換え装置。