JPH0668123A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPH0668123A JPH0668123A JP4130354A JP13035492A JPH0668123A JP H0668123 A JPH0668123 A JP H0668123A JP 4130354 A JP4130354 A JP 4130354A JP 13035492 A JP13035492 A JP 13035492A JP H0668123 A JPH0668123 A JP H0668123A
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- JP
- Japan
- Prior art keywords
- address
- bit
- lower bit
- output
- processing circuit
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/141—Discrete Fourier transforms
- G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
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Abstract
(57)【要約】
【目的】高速フーリエ変換をパイプライン処理で行う信
号処理回路において、繰返し処理でのアドレス計算のた
めの再設定により発生するパイプラインの乱れを解消
し、処理の効率を向上する。 【構成】レジスタ２を備え、アドレス制御器３の出力ア
ドレスＡの下位の回転対象ビット数の指定値Ｒを格納す
る。アドレス変換器１を備え、指定値Ｒのビット数の下
位ビットを最下位ビット方向に１ビット分回転すること
により変換アドレスＡＣを出力する。
号処理回路において、繰返し処理でのアドレス計算のた
めの再設定により発生するパイプラインの乱れを解消
し、処理の効率を向上する。 【構成】レジスタ２を備え、アドレス制御器３の出力ア
ドレスＡの下位の回転対象ビット数の指定値Ｒを格納す
る。アドレス変換器１を備え、指定値Ｒのビット数の下
位ビットを最下位ビット方向に１ビット分回転すること
により変換アドレスＡＣを出力する。
Description
【０００１】
【産業上の利用分野】本発明は信号処理回路に関し、特
に高速フーリエ変換を行なう信号処理回路に関する。
に高速フーリエ変換を行なう信号処理回路に関する。
【０００２】
【従来の技術】従来のこの種の信号処理回路は、図４に
示すように、アドレス制御器３と、プログラムの命令を
解析するインストラクションデコーダ４と、上記プログ
ラムにしたがって所定の演算をする演算器５と、データ
を格納するメモリ６と、アドレスバス７と、データバス
８と、上記プログラムを記憶したプログラムメモリ９と
を備えて構成されていた。
示すように、アドレス制御器３と、プログラムの命令を
解析するインストラクションデコーダ４と、上記プログ
ラムにしたがって所定の演算をする演算器５と、データ
を格納するメモリ６と、アドレスバス７と、データバス
８と、上記プログラムを記憶したプログラムメモリ９と
を備えて構成されていた。
【０００３】次に、従来の信号処理回路の動作について
説明する。
説明する。
【０００４】まず、プログラムメモリ９から読出した命
令をインストラクションデコーダ４が解析し、演算器５
とアドレス制御器３とを制御する。アドレス制御器３に
よりアドレスバス７に出力されたアドレスＡにより指定
されたメモリ６のアドレスのデータＤがデータバス８に
出力される。このデータＤを演算器５が読取り演算を行
なう。演算器５の出力である上記演算結果は、入力と同
様に、プログラムメモリ９から読出した上記命令をイン
ストラクションデコーダ４が解析し、演算器５とアドレ
ス制御器３とを制御し、メモリ６のアドレスバス７に出
力されたアドレスに上記演算結果を出力する。
令をインストラクションデコーダ４が解析し、演算器５
とアドレス制御器３とを制御する。アドレス制御器３に
よりアドレスバス７に出力されたアドレスＡにより指定
されたメモリ６のアドレスのデータＤがデータバス８に
出力される。このデータＤを演算器５が読取り演算を行
なう。演算器５の出力である上記演算結果は、入力と同
様に、プログラムメモリ９から読出した上記命令をイン
ストラクションデコーダ４が解析し、演算器５とアドレ
ス制御器３とを制御し、メモリ６のアドレスバス７に出
力されたアドレスに上記演算結果を出力する。
【０００５】図５は上記プログラムの一例として、
（Ａ）は８点の高速フーリエ変換（以下ＦＦＴ）を、
（Ｂ）は上記ＦＦＴの各列の基本演算の２点の和と差の
演算であるバタフライ演算を示す。
（Ａ）は８点の高速フーリエ変換（以下ＦＦＴ）を、
（Ｂ）は上記ＦＦＴの各列の基本演算の２点の和と差の
演算であるバタフライ演算を示す。
【０００６】８＝２3 であるので、図５（Ａ）に示すよ
うに、３列に分けて演算する。入力データは、その要素
番号を２進数に変換した値の最上位ビットと最下位ビッ
トとの順を反転させた順に整列し直して入力信号とす
る。各列では、図５（Ｂ）に示すように、８／２＝４回
のバタフライ演算が実行される。また、上記バタフライ
演算の実行前に演算対象の上下２つの信号の内の下側の
信号と複素関数ＷN との乗算を行なう。
うに、３列に分けて演算する。入力データは、その要素
番号を２進数に変換した値の最上位ビットと最下位ビッ
トとの順を反転させた順に整列し直して入力信号とす
る。各列では、図５（Ｂ）に示すように、８／２＝４回
のバタフライ演算が実行される。また、上記バタフライ
演算の実行前に演算対象の上下２つの信号の内の下側の
信号と複素関数ＷN との乗算を行なう。
【０００７】上記バタフライ演算の対となる信号の組合
せすなわち対信号は各列毎に異なる。上記対信号間の距
離はｍ列目では、２m となる。また、各列の処理は、８
／２3-m 回の同一の単位処理、すなわちブロックの繰返
しとなっているため、１列目は４ブロック、２列目は２
ブロックの処理に分かれている。したがって、ＦＦＴ処
理の実行プログラムは１列当り２重の繰返し構造とな
り、全体では３重の繰返し構造になる。
せすなわち対信号は各列毎に異なる。上記対信号間の距
離はｍ列目では、２m となる。また、各列の処理は、８
／２3-m 回の同一の単位処理、すなわちブロックの繰返
しとなっているため、１列目は４ブロック、２列目は２
ブロックの処理に分かれている。したがって、ＦＦＴ処
理の実行プログラムは１列当り２重の繰返し構造とな
り、全体では３重の繰返し構造になる。
【０００８】さらに、処理速度向上のため、処理がパイ
プライン化されて実行される。
プライン化されて実行される。
【０００９】図６は、ＦＦＴの２列目の処理に対して、
初期化ＩＮＩＴ、データ入力ＲＤ、複素乗算ＭＣＡ、バ
タフライ演算ＢＴＦ、結果出力ＷＲの５段階から成るパ
イプライン処理の実行例である。ここで、データ入力Ｒ
Ｄから結果出力ＷＲまでのそれぞれの処理が同一単位時
間内に実行されても正常に処理されるものとする。上記
処理が１段階進む毎に１回の演算結果が出力されるの
で、見掛け上は１単位時間当り１回の演算が処理できる
ことになる。初期化ＩＮＩＴ処理ではアドレス制御器３
の初期化または繰返しを行なうための再設定を行なう。
アドレスの初期化処理は１ブロックの処理の終了毎に必
要となる。したがって、この場合は、バタフライ演算の
２回の実行毎に初期化処理が行われる。上記初期化処理
の実行によりパイプライが乱れるため、１回の演算当り
３単位時間かかることになる。同様に、１列目の処理で
は、バタフライ演算の１回の実行毎に初期化処理が行わ
れるのでパイプライの効果がなくなり、１回の演算当り
５単位時間かかるというものであった。
初期化ＩＮＩＴ、データ入力ＲＤ、複素乗算ＭＣＡ、バ
タフライ演算ＢＴＦ、結果出力ＷＲの５段階から成るパ
イプライン処理の実行例である。ここで、データ入力Ｒ
Ｄから結果出力ＷＲまでのそれぞれの処理が同一単位時
間内に実行されても正常に処理されるものとする。上記
処理が１段階進む毎に１回の演算結果が出力されるの
で、見掛け上は１単位時間当り１回の演算が処理できる
ことになる。初期化ＩＮＩＴ処理ではアドレス制御器３
の初期化または繰返しを行なうための再設定を行なう。
アドレスの初期化処理は１ブロックの処理の終了毎に必
要となる。したがって、この場合は、バタフライ演算の
２回の実行毎に初期化処理が行われる。上記初期化処理
の実行によりパイプライが乱れるため、１回の演算当り
３単位時間かかることになる。同様に、１列目の処理で
は、バタフライ演算の１回の実行毎に初期化処理が行わ
れるのでパイプライの効果がなくなり、１回の演算当り
５単位時間かかるというものであった。
【００１０】
【発明が解決しようとする課題】上述した従来の信号処
理回路は、パイプライン処理におけるバタフライ演算の
所定回の実行毎に初期化処理が行われ、その都度パイプ
ラインが乱れるため、実質的な処理時間が増加するとい
うという欠点があった。
理回路は、パイプライン処理におけるバタフライ演算の
所定回の実行毎に初期化処理が行われ、その都度パイプ
ラインが乱れるため、実質的な処理時間が増加するとい
うという欠点があった。
【００１１】
【課題を解決するための手段】本発明の信号処理回路
は、高速フーリエ変換の演算を実行する演算手段と、前
記演算のデータを格納する記憶手段と、前記記憶手段の
前記データの入出力アドレスを制御するアドレス制御手
段とを備える信号処理回路において、前記アドレス制御
手段からの出力アドレスの予め定めたビット数の下位ビ
ットを最下位ビット方向に１ビット分回転して変換アド
レスを出力するアドレス変換手段を備えて構成されてい
る。
は、高速フーリエ変換の演算を実行する演算手段と、前
記演算のデータを格納する記憶手段と、前記記憶手段の
前記データの入出力アドレスを制御するアドレス制御手
段とを備える信号処理回路において、前記アドレス制御
手段からの出力アドレスの予め定めたビット数の下位ビ
ットを最下位ビット方向に１ビット分回転して変換アド
レスを出力するアドレス変換手段を備えて構成されてい
る。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の信号処理回路の一実施例を
示すブロック図である。
示すブロック図である。
【００１４】本実施例の信号処理回路は、図１に示すよ
うに、従来例と同様のアドレス制御器３と、インストラ
クションデコーダ４と、演算器５と、メモリ６と、アド
レスバス７と、データバス８と、プログラムメモリ９と
に加えて、アドレス制御器３から出力されるアドレスを
指定の回転ビット数分最下位ビット方向に回転してアド
レスを変換するアドレス変換器１と、上記回転ビット数
を指定する値を格納するレジスタ２とを備えて構成され
ている。
うに、従来例と同様のアドレス制御器３と、インストラ
クションデコーダ４と、演算器５と、メモリ６と、アド
レスバス７と、データバス８と、プログラムメモリ９と
に加えて、アドレス制御器３から出力されるアドレスを
指定の回転ビット数分最下位ビット方向に回転してアド
レスを変換するアドレス変換器１と、上記回転ビット数
を指定する値を格納するレジスタ２とを備えて構成され
ている。
【００１５】次に、本実施例の動作について説明する。
【００１６】まず、プログラムメモリ９から読出した命
令をインストラクションデコーダ４が解析し、演算器５
とアドレス制御器３とを制御する。ＦＦＴの各段の処理
を開始する前に、レジスタ２に処理を行う列の番号と同
一の値を設定し、アドレス制御器３を初期設定する。ア
ドレス制御器３の出力アドレスＡは、アドレス変換器１
により、レジスタ２に設定した回転ビット数Ｂのビット
数の下位ビットを最下位ビット方向に１ビット回転して
アドレス変換し、この変換アドレスＡＣをアドレスバス
７に出力する。
令をインストラクションデコーダ４が解析し、演算器５
とアドレス制御器３とを制御する。ＦＦＴの各段の処理
を開始する前に、レジスタ２に処理を行う列の番号と同
一の値を設定し、アドレス制御器３を初期設定する。ア
ドレス制御器３の出力アドレスＡは、アドレス変換器１
により、レジスタ２に設定した回転ビット数Ｂのビット
数の下位ビットを最下位ビット方向に１ビット回転して
アドレス変換し、この変換アドレスＡＣをアドレスバス
７に出力する。
【００１７】図２は、アドレス変換器１の構成の一例を
示すブロック図である。アドレス制御器３からのアドレ
スＡは下位ビットマスク器１１と、下位ビット回転器１
２とに入力される。下位ビットマスク器１１は、アドレ
スＡのビットのうち回転ビット数Ｂの数の下位ビットの
値を０にした値である下位ビットマスクアドレスＡＭを
出力する。下位ビット回転器１２は、アドレスＡのビッ
トのうち回転ビット数Ｂの数の下位ビットを最下位ビッ
ト方向に１ビット回転した値である下位ビット回転アド
レスＡＲを出力する。下位ビットマスクアドレスＡＭと
下位ビット回転アドレスＡＲとは、アドレスバス合成器
１３により合成され、変換アドレスＡＣとしてアドレス
バス７に出力される。
示すブロック図である。アドレス制御器３からのアドレ
スＡは下位ビットマスク器１１と、下位ビット回転器１
２とに入力される。下位ビットマスク器１１は、アドレ
スＡのビットのうち回転ビット数Ｂの数の下位ビットの
値を０にした値である下位ビットマスクアドレスＡＭを
出力する。下位ビット回転器１２は、アドレスＡのビッ
トのうち回転ビット数Ｂの数の下位ビットを最下位ビッ
ト方向に１ビット回転した値である下位ビット回転アド
レスＡＲを出力する。下位ビットマスクアドレスＡＭと
下位ビット回転アドレスＡＲとは、アドレスバス合成器
１３により合成され、変換アドレスＡＣとしてアドレス
バス７に出力される。
【００１８】変換アドレスＡＣにより指定されたメモリ
６のアドレスのデータＤがデータバス８に出力される。
このデータＤを演算器５が読込む。次に、演算の対とな
る信号データＤＰをメモリ６から読出すために、アドレ
ス制御器３の出力アドレスＡを１だけ増加させる。この
アドレスＡもアドレス変換器１によりアドレスＡＣに変
換されてアドレスバス７に出力され、信号データＤＰが
演算器５に入力され演算を行なう。
６のアドレスのデータＤがデータバス８に出力される。
このデータＤを演算器５が読込む。次に、演算の対とな
る信号データＤＰをメモリ６から読出すために、アドレ
ス制御器３の出力アドレスＡを１だけ増加させる。この
アドレスＡもアドレス変換器１によりアドレスＡＣに変
換されてアドレスバス７に出力され、信号データＤＰが
演算器５に入力され演算を行なう。
【００１９】演算器５の出力である演算結果Ｓは、入力
と同様の方法でメモリ６に格納される。すなわち、アド
レス制御器３からのアドレスＡは、アドレス変換器１に
よりアドレスＡＣに変換されてアドレスバス７に出力さ
れる。メモリ６のアドレスＡＣに、上記演算結果Ｓを格
納する。次に、アドレス制御器３の出力アドレスＡを１
だけ増加させる。このアドレスＡもアドレス変換器１に
よりアドレスＡＣに変換されてアドレスバス７に出力さ
れ、信号データＤＰの演算結果ＳＰをメモリ６に格納す
る。
と同様の方法でメモリ６に格納される。すなわち、アド
レス制御器３からのアドレスＡは、アドレス変換器１に
よりアドレスＡＣに変換されてアドレスバス７に出力さ
れる。メモリ６のアドレスＡＣに、上記演算結果Ｓを格
納する。次に、アドレス制御器３の出力アドレスＡを１
だけ増加させる。このアドレスＡもアドレス変換器１に
よりアドレスＡＣに変換されてアドレスバス７に出力さ
れ、信号データＤＰの演算結果ＳＰをメモリ６に格納す
る。
【００２０】以上の処理は、図３に示すように、パイプ
ライン処理により実行する。また、以上の処理を１回の
最小単位の処理としてＦＦＴ演算を行なうが、アドレス
の初期設定は各列の演算の開始時にだけ行なう。したが
って、演算中のアドレスの再設定処理はなくなり、パイ
プラインの乱れは解消される。図３は、従来例と同様の
８点のＦＦＴの１列分のパイプライン処理の例を示し、
８単位時間で全処理が完了する。また、１列目〜３列目
のどの列でも処理時間は同一である。したがって、３列
分の処理に２４単位時間かかる。一方、従来例では、１
列目で２０単位、２列目で１２単位、３列目で８単位時
間かかり、合計で４０単位時間かかる。したがって、本
実施例の方が１６単位分の処理時間を短縮できる。
ライン処理により実行する。また、以上の処理を１回の
最小単位の処理としてＦＦＴ演算を行なうが、アドレス
の初期設定は各列の演算の開始時にだけ行なう。したが
って、演算中のアドレスの再設定処理はなくなり、パイ
プラインの乱れは解消される。図３は、従来例と同様の
８点のＦＦＴの１列分のパイプライン処理の例を示し、
８単位時間で全処理が完了する。また、１列目〜３列目
のどの列でも処理時間は同一である。したがって、３列
分の処理に２４単位時間かかる。一方、従来例では、１
列目で２０単位、２列目で１２単位、３列目で８単位時
間かかり、合計で４０単位時間かかる。したがって、本
実施例の方が１６単位分の処理時間を短縮できる。
【００２１】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。
明は上記実施例に限られることなく種々の変形が可能で
ある。
【００２２】たとえば、アドレス変換回路の入力側に入
力アドレスの最下位ビットを反転する最下位ビット反転
器を設け、アドレス変換したアドレスの最下位ビットを
反転することにより、バタフライ演算の対となる信号の
演算順序を反転させることも本発明の主旨を逸脱しない
限り適用できることは勿論である。
力アドレスの最下位ビットを反転する最下位ビット反転
器を設け、アドレス変換したアドレスの最下位ビットを
反転することにより、バタフライ演算の対となる信号の
演算順序を反転させることも本発明の主旨を逸脱しない
限り適用できることは勿論である。
【００２３】
【発明の効果】以上説明したように、本発明の信号処理
回路は、アドレス制御手段の出力アドレスの指定ビット
数の下位ビットを最下位ビット方向に１ビット分回転す
ることにより変換アドレスを出旅するアドレス変換手段
を備えることにより、初期化処理は各列の演算の開始時
にだけ行なわれ演算中のアドレスの再設定処理はなくな
り、パイプラインの乱れは解消されるので、実質的な処
理時間が短縮されるという効果がある。
回路は、アドレス制御手段の出力アドレスの指定ビット
数の下位ビットを最下位ビット方向に１ビット分回転す
ることにより変換アドレスを出旅するアドレス変換手段
を備えることにより、初期化処理は各列の演算の開始時
にだけ行なわれ演算中のアドレスの再設定処理はなくな
り、パイプラインの乱れは解消されるので、実質的な処
理時間が短縮されるという効果がある。
【図１】本発明の信号処理回路の一実施例を示すブロッ
ク図である。
ク図である。
【図２】本実施例の信号処理回路におけるアドレス変換
器の構成の一例を示すブロック図である。
器の構成の一例を示すブロック図である。
【図３】本実施例の信号処理回路におけるパイプライン
演算の一例を示す図である。
演算の一例を示す図である。
【図４】従来の信号処理回路の一例を示すブロック図で
ある。
ある。
【図５】高速フーリエ変換の演算の一例とバタフライ演
算の一例をそれぞれを示す図である。
算の一例をそれぞれを示す図である。
【図６】従来の信号処理回路におけるパイプライン演算
の一例を示す図である。
の一例を示す図である。
１ アドレス変換器 ２ レジスタ ３ アドレス制御器 ４ インストラクションデコーダ ５ 演算器 ６ メモリ ７ アドレスバス ８ データバス ９ プログラムメモリ １１ 下位ビットマスク器 １２ 下位ビット回転器 １３ アドレスバス合成器
Claims (2)
- 【請求項１】 高速フーリエ変換の演算を実行する演算
手段と、前記演算のデータを格納する記憶手段と、前記
記憶手段の前記データの入出力アドレスを制御するアド
レス制御手段とを備える信号処理回路において、 前記アドレス制御手段からの出力アドレスの予め定めた
ビット数の下位ビットを最下位ビット方向に１ビット分
回転して変換アドレスを出力するアドレス変換手段を備
えることを特徴とする信号処理回路。 - 【請求項２】 前記アドレス変換手段が、前記ビット数
の指定値を格納する回転ビット数指定レジスタと、 前記出力アドレスを入力し前記指定値により指定された
前記下位ビットの値を０にした値である下位ビットマス
クアドレスを出力する下位ビットマスク器と、 前記出力アドレスを入力し前記指定値により指定された
前記下位ビットを前記最下位ビット方向に１ビット分回
転した値である下位ビット回転アドレスを出力する下位
ビット回転器と、 前記下位ビットマスクアドレスと前記下位ビット回転ア
ドレスとを合成し前記変換アドレスを出力するアドレス
バス合成器とを備えることを特徴とする請求項１記載の
信号処理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130354A JPH0668123A (ja) | 1992-05-22 | 1992-05-22 | 信号処理回路 |
| US08/066,681 US5430667A (en) | 1992-05-22 | 1993-05-24 | Hardware arrangement for fast fourier transform having improved addressing techniques |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130354A JPH0668123A (ja) | 1992-05-22 | 1992-05-22 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668123A true JPH0668123A (ja) | 1994-03-11 |
Family
ID=15032386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4130354A Pending JPH0668123A (ja) | 1992-05-22 | 1992-05-22 | 信号処理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5430667A (ja) |
| JP (1) | JPH0668123A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5778416A (en) * | 1993-12-20 | 1998-07-07 | Motorola, Inc. | Parallel process address generator and method |
| SE507529C2 (sv) * | 1996-10-21 | 1998-06-15 | Ericsson Telefon Ab L M | Anordning och förfarande vid beräkning av FFT |
| EP0855657B1 (en) * | 1997-01-22 | 2007-03-14 | Matsushita Electric Industrial Co., Ltd. | Fast fourier transforming apparatus and method |
| US6549925B1 (en) | 1998-05-18 | 2003-04-15 | Globespanvirata, Inc. | Circuit for computing a fast fourier transform |
| US6490672B1 (en) | 1998-05-18 | 2002-12-03 | Globespanvirata, Inc. | Method for computing a fast fourier transform and associated circuit for addressing a data memory |
| US6963891B1 (en) * | 1999-04-08 | 2005-11-08 | Texas Instruments Incorporated | Fast fourier transform |
| US6609140B1 (en) * | 1999-11-30 | 2003-08-19 | Mercury Computer Systems, Inc. | Methods and apparatus for fast fourier transforms |
| US6760741B1 (en) * | 2000-06-05 | 2004-07-06 | Corage Ltd. | FFT pointer mechanism for FFT memory management |
| EP1436725A2 (en) * | 2001-05-07 | 2004-07-14 | Jaber Associates, L.L.C. | Address generator for fast fourier transform processor |
| US6988117B2 (en) * | 2001-12-28 | 2006-01-17 | Ceva D.S.P. Ltd. | Bit-reversed indexing in a modified harvard DSP architecture |
| US6907439B1 (en) | 2002-02-20 | 2005-06-14 | Lattice Semiconductor Corporation | FFT address generation method and apparatus |
| US6976047B1 (en) | 2002-03-28 | 2005-12-13 | Lattice Semiconductor Corporation | Skipped carry incrementer for FFT address generation |
| KR100492091B1 (ko) * | 2002-12-10 | 2005-06-01 | 삼성전자주식회사 | 프로그래머블 프로세서에서의 고속 푸리에 변환 연산회로및 연산방법 |
| US7543010B2 (en) * | 2003-11-03 | 2009-06-02 | Board Of Regents, The University Of Texas System | Modular pipeline fast Fourier transform |
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Also Published As
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|---|---|
| US5430667A (en) | 1995-07-04 |
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