JP2948340B2 - 命令処理装置 - Google Patents
命令処理装置Info
- Publication number
- JP2948340B2 JP2948340B2 JP3060976A JP6097691A JP2948340B2 JP 2948340 B2 JP2948340 B2 JP 2948340B2 JP 3060976 A JP3060976 A JP 3060976A JP 6097691 A JP6097691 A JP 6097691A JP 2948340 B2 JP2948340 B2 JP 2948340B2
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- JP
- Japan
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- stage
- instruction
- output
- input
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Description
【０００１】
【産業上の利用分野】この発明は、例えばラダー図命令
などを直接実行するための命令処理装置に関する。
などを直接実行するための命令処理装置に関する。
【０００２】
【従来の技術】 ラダー図の例を図３に示す。すなわ
ち、ラダー図は図示の如きシンボルの組み合わせからな
り、各シンボルがプログラムの１ステップとなる。な
お、同図のＣ１１〜Ｃ３２はメーク接点（命令）、Ｌは
コイルのシンボルをそれぞれ示している。したがって、
同図のラダー図は接点Ｃ１１と接点Ｃ２１と接点Ｃ３１
とのアンドを取った出力と、接点Ｃ１２と接点Ｃ２２と
接点Ｃ３１とのアンドを取った出力と、接点Ｃ１１と接
点Ｃ２１と接点Ｃ３２とのアンドを取った出力と、接点
Ｃ１２と接点Ｃ２２と接点Ｃ３２とのアンドを取った出
力と、接点Ｃ２３の出力と、接点Ｃ１３と接点Ｃ２４と
のアンドを取った出力とのいずれか１つの出力により、
コイルＬを動作させるプログラム処理を示していること
になる。
ち、ラダー図は図示の如きシンボルの組み合わせからな
り、各シンボルがプログラムの１ステップとなる。な
お、同図のＣ１１〜Ｃ３２はメーク接点（命令）、Ｌは
コイルのシンボルをそれぞれ示している。したがって、
同図のラダー図は接点Ｃ１１と接点Ｃ２１と接点Ｃ３１
とのアンドを取った出力と、接点Ｃ１２と接点Ｃ２２と
接点Ｃ３１とのアンドを取った出力と、接点Ｃ１１と接
点Ｃ２１と接点Ｃ３２とのアンドを取った出力と、接点
Ｃ１２と接点Ｃ２２と接点Ｃ３２とのアンドを取った出
力と、接点Ｃ２３の出力と、接点Ｃ１３と接点Ｃ２４と
のアンドを取った出力とのいずれか１つの出力により、
コイルＬを動作させるプログラム処理を示していること
になる。
【０００３】このようなラダー図の処理は左列から右へ
と順に行なわれ、各列では上段から下段へと順次実行さ
れる。なお、ここに示される接点は全てメーク接点であ
り、オンで「１」の信号を次列の命令に伝達する。ま
た、左端列は接続端を示し、信号値としては常に「１」
となっている。さらに、列と段で表わされる各命令の空
白部分、例えばＢ１，Ｂ２，Ｂ３で示す部分は単に次の
列につながっているだけであるが、このところは横パス
命令として処理される。また、接点Ｃ２１，Ｃ３１，Ｃ
２３等は縦線により次段の命令とも結合されており、接
点命令と区別して縦接続命令と呼ばれる。また、命令と
してはこの他に交差命令や反転命令等があるが、ここで
は用いられていない。
と順に行なわれ、各列では上段から下段へと順次実行さ
れる。なお、ここに示される接点は全てメーク接点であ
り、オンで「１」の信号を次列の命令に伝達する。ま
た、左端列は接続端を示し、信号値としては常に「１」
となっている。さらに、列と段で表わされる各命令の空
白部分、例えばＢ１，Ｂ２，Ｂ３で示す部分は単に次の
列につながっているだけであるが、このところは横パス
命令として処理される。また、接点Ｃ２１，Ｃ３１，Ｃ
２３等は縦線により次段の命令とも結合されており、接
点命令と区別して縦接続命令と呼ばれる。また、命令と
してはこの他に交差命令や反転命令等があるが、ここで
は用いられていない。
【０００４】 図４に上記の如きラダー図命令を処理す
る処理装置の従来例を示す。同図において、１は前列値
レジスタ、２は入力値レジスタ、３は複数の演算要素か
らなる演算回路、４は命令デコーデ、５は命令レジス
タ、６は段数カウンタをそれぞれ示す。すなわち、入力
値レジスタ２は命令と１対１に対応する入力データを一
時記憶し、前列値レジスタ１は演算回路３による今回の
演算結果を、次列の演算時に用いるために前回値（前列
値）として一時記憶する。例えば、プログラムがＲＥＡ
Ｄ（命令），Ｃ１１（入力データ）の場合、入力値レジ
スタ２は入力データＣ１１がオンで「１」のときには
「１」を一時記憶し、この命令による演算結果が「１」
のときには前列値レジスタ１に「１」を一時記憶する。
命令デコーデ４は命令を解読し、その結果を命令レジス
タ５に格納する。段数カウンタ６は複数段からなる入力
値レジスタ２および命令レジスタ５の各段を順次指定
し、命令と入力データとを同期させるようにする。演算
回路３は前列値レジスタ１，入力値レジスタ２および命
令レジスタ５の各出力を与えられて所定の演算を行な
う。
る処理装置の従来例を示す。同図において、１は前列値
レジスタ、２は入力値レジスタ、３は複数の演算要素か
らなる演算回路、４は命令デコーデ、５は命令レジス
タ、６は段数カウンタをそれぞれ示す。すなわち、入力
値レジスタ２は命令と１対１に対応する入力データを一
時記憶し、前列値レジスタ１は演算回路３による今回の
演算結果を、次列の演算時に用いるために前回値（前列
値）として一時記憶する。例えば、プログラムがＲＥＡ
Ｄ（命令），Ｃ１１（入力データ）の場合、入力値レジ
スタ２は入力データＣ１１がオンで「１」のときには
「１」を一時記憶し、この命令による演算結果が「１」
のときには前列値レジスタ１に「１」を一時記憶する。
命令デコーデ４は命令を解読し、その結果を命令レジス
タ５に格納する。段数カウンタ６は複数段からなる入力
値レジスタ２および命令レジスタ５の各段を順次指定
し、命令と入力データとを同期させるようにする。演算
回路３は前列値レジスタ１，入力値レジスタ２および命
令レジスタ５の各出力を与えられて所定の演算を行な
う。
【０００５】演算回路を構成する演算要素の具体例を図
５に示す。これはｍ段目の演算要素例を示し（他の演算
要素も全く同じである）、同図のように横パス命令か否
かを示す情報と入力レジスタ値とのＯＲ演算を行なうオ
アゲートＯＲ１と、このＯＲ１の出力と前列レジスタ値
との論理積演算を行なうアンドゲートＡＮ１と、ｍ段目
の縦接続出力とｍ＋１段目の縦接続出力との論理和出力
（オアゲートＯＲの出力）と縦接続命令か否かを示す情
報との論理積演算を行なうアンドゲートＡＮ２と、ｍ−
１段目の縦接続出力とＡＮ１の出力とＡＮ２とのオア演
算を行なうオアゲートＯＲ２とから構成される。
５に示す。これはｍ段目の演算要素例を示し（他の演算
要素も全く同じである）、同図のように横パス命令か否
かを示す情報と入力レジスタ値とのＯＲ演算を行なうオ
アゲートＯＲ１と、このＯＲ１の出力と前列レジスタ値
との論理積演算を行なうアンドゲートＡＮ１と、ｍ段目
の縦接続出力とｍ＋１段目の縦接続出力との論理和出力
（オアゲートＯＲの出力）と縦接続命令か否かを示す情
報との論理積演算を行なうアンドゲートＡＮ２と、ｍ−
１段目の縦接続出力とＡＮ１の出力とＡＮ２とのオア演
算を行なうオアゲートＯＲ２とから構成される。
【０００６】 図６に２つの演算要素の接続関係を示
す。上の演算要素をｍ段目とすると、下の演算要素はm
＋１段目ということになり、ｍ段目のオアゲートORには
自段（ｍ段目）の縦接続出力とm＋１段目の縦接続出力
とが導入され、演算要素にはｍ−１段目の縦接続出力が
入力されている。また、演算要素の入力を示す前列ｍ段
目，m＋１段目入力レジスタは図５の前列レジスタに、
ｍ段目，m＋１段目入力レジスタは入力レジスタに、ｍ
段目，m＋１段目命令デコーダは横パス命令および縦接
続命令等にそれぞれ対応している。
す。上の演算要素をｍ段目とすると、下の演算要素はm
＋１段目ということになり、ｍ段目のオアゲートORには
自段（ｍ段目）の縦接続出力とm＋１段目の縦接続出力
とが導入され、演算要素にはｍ−１段目の縦接続出力が
入力されている。また、演算要素の入力を示す前列ｍ段
目，m＋１段目入力レジスタは図５の前列レジスタに、
ｍ段目，m＋１段目入力レジスタは入力レジスタに、ｍ
段目，m＋１段目命令デコーダは横パス命令および縦接
続命令等にそれぞれ対応している。
【０００７】 ここで、演算要素の動作につき、図５を
参照して説明する。いま、例えば図３の接点シンボルC
１１に着目すると、その前列値は接続端につながってい
るので、「１」となっており、したがってC１１がオン
かオフかにより、アンドゲートAN１の出力は「１」また
は「０」となって、これがオアゲートOR２を経て演算要
素の出力となる。このとき、横パス命令や縦接続命令と
は無関係なので、AN２の出力は「０」となり、縦接続出
力は「０」となる。次に、シンボルC２１に着目する
と、これは縦接続付き命令なので、OR２からは前列のシ
ンボルC１１の前回の演算結果とC２１との論理積を取っ
た出力が得られる一方、AN２の入力には縦接続命令によ
る「１」信号が与えられてオンの準備をするが、ｍ段目
の縦接続命令の出力も、m＋１段目の出力も「０」なの
でORの出力も「１」とはならず、したがってAN２の出力
は「０」のままである。そして、AN２の出力が「１」と
なるのは、例えば次段のC２２における演算結果が
「１」になり、そのm＋１段目の出力をオアゲートOR２
を介して「１」の信号を受けたとき、ということにな
る。その結果、接点C１１，Ｃ２１がオフであっても接
点C１２，Ｃ２２がオンになると、接点Ｃ２１対応の演
算要素の出力も「１」となる。同様に、接点C１１，Ｃ
２１がオンのときは、接点C１２，Ｃ２２のオン，オフ
には関係なく接点C２２対応の演算要素の出力は「１」
となる。このような関係は、第３段目の接点C２３と第
４段目の接点C１３およびＣ２４，さらには第１段目の
接点C３１と第２段目の接点C３２についても同様であ
る。なお、かかる演算要素が所定段数設けられて演算回
路が構成される。
参照して説明する。いま、例えば図３の接点シンボルC
１１に着目すると、その前列値は接続端につながってい
るので、「１」となっており、したがってC１１がオン
かオフかにより、アンドゲートAN１の出力は「１」また
は「０」となって、これがオアゲートOR２を経て演算要
素の出力となる。このとき、横パス命令や縦接続命令と
は無関係なので、AN２の出力は「０」となり、縦接続出
力は「０」となる。次に、シンボルC２１に着目する
と、これは縦接続付き命令なので、OR２からは前列のシ
ンボルC１１の前回の演算結果とC２１との論理積を取っ
た出力が得られる一方、AN２の入力には縦接続命令によ
る「１」信号が与えられてオンの準備をするが、ｍ段目
の縦接続命令の出力も、m＋１段目の出力も「０」なの
でORの出力も「１」とはならず、したがってAN２の出力
は「０」のままである。そして、AN２の出力が「１」と
なるのは、例えば次段のC２２における演算結果が
「１」になり、そのm＋１段目の出力をオアゲートOR２
を介して「１」の信号を受けたとき、ということにな
る。その結果、接点C１１，Ｃ２１がオフであっても接
点C１２，Ｃ２２がオンになると、接点Ｃ２１対応の演
算要素の出力も「１」となる。同様に、接点C１１，Ｃ
２１がオンのときは、接点C１２，Ｃ２２のオン，オフ
には関係なく接点C２２対応の演算要素の出力は「１」
となる。このような関係は、第３段目の接点C２３と第
４段目の接点C１３およびＣ２４，さらには第１段目の
接点C３１と第２段目の接点C３２についても同様であ
る。なお、かかる演算要素が所定段数設けられて演算回
路が構成される。
【０００８】
【発明が解決しょうとする課題】ところで、上記の如き
命令処理装置においては、例えば図７の如き１２段の縦
接続７がある場合、第１２段目の演算要素に第１段目の
値が反映されるのは１１個のＯＲゲートを通した後とい
うことになる。つまり、多段の命令を処理しようとする
と多段のレジスタや演算要素が必要となり、各演算要素
をつなぐＯＲ回路も多数必要となる。このため、演算の
実行時間は最悪全ＯＲ回路を信号が通過する時間とな
り、これは縦の段数が大きくなる程遅くなるという問題
があることを示している。従って、この発明の課題は特
に縦接続の段数が多い場合でも、比較的高速な処理がで
きるようにすることにある。
命令処理装置においては、例えば図７の如き１２段の縦
接続７がある場合、第１２段目の演算要素に第１段目の
値が反映されるのは１１個のＯＲゲートを通した後とい
うことになる。つまり、多段の命令を処理しようとする
と多段のレジスタや演算要素が必要となり、各演算要素
をつなぐＯＲ回路も多数必要となる。このため、演算の
実行時間は最悪全ＯＲ回路を信号が通過する時間とな
り、これは縦の段数が大きくなる程遅くなるという問題
があることを示している。従って、この発明の課題は特
に縦接続の段数が多い場合でも、比較的高速な処理がで
きるようにすることにある。
【０００９】
【課題を解決するための手段】 このような課題を解決
するため、この発明では、各列が複数段からなる命令群
を入力データにもとづき各列毎に１段ずつ順に処理すべ
く、入力データを一時記憶する第１の多段レジスタと、
前列の入力データの演算結果を一時記憶する第２の多段
レジスタと、各命令を順次解読するデコーダと、前記第
１の多段レジスタ，第２の多段レジスタおよびデコーダ
からの各出力を入力され、単に次の列につながっている
だけの横パス命令については少なくとも入力データと前
列の入力データの演算結果との論理積をとって出力し、
縦線により次段の命令と結合される縦接続命令について
は少なくとも前記論理積出力の他に前段，次段の論理和
演算結果をも取り入れて当該段の出力値を決定し前記第
２の多段レジスタおよび前段，次段の各演算要素に入力
する複数段の演算要素からなる演算回路とを備えた命令
処理装置において、連続する前記複数段の縦接続命令が
全てあること、当該複数段の先頭の段の演算要素に信号
が入力されたことを条件として、当該複数段の演算要素
をバイパスするためのバイパス回路を設けたことを特徴
としている。
するため、この発明では、各列が複数段からなる命令群
を入力データにもとづき各列毎に１段ずつ順に処理すべ
く、入力データを一時記憶する第１の多段レジスタと、
前列の入力データの演算結果を一時記憶する第２の多段
レジスタと、各命令を順次解読するデコーダと、前記第
１の多段レジスタ，第２の多段レジスタおよびデコーダ
からの各出力を入力され、単に次の列につながっている
だけの横パス命令については少なくとも入力データと前
列の入力データの演算結果との論理積をとって出力し、
縦線により次段の命令と結合される縦接続命令について
は少なくとも前記論理積出力の他に前段，次段の論理和
演算結果をも取り入れて当該段の出力値を決定し前記第
２の多段レジスタおよび前段，次段の各演算要素に入力
する複数段の演算要素からなる演算回路とを備えた命令
処理装置において、連続する前記複数段の縦接続命令が
全てあること、当該複数段の先頭の段の演算要素に信号
が入力されたことを条件として、当該複数段の演算要素
をバイパスするためのバイパス回路を設けたことを特徴
としている。
【００１０】
【作用】 縦接続命令が全てあること、先頭の段の演算
要素に信号が入力されたことを条件として、上記複数段
の演算要素をバイパスするためのバイパス回路を設け、
信号の遅延時間を短縮し演算処理を高速化する。
要素に信号が入力されたことを条件として、上記複数段
の演算要素をバイパスするためのバイパス回路を設け、
信号の遅延時間を短縮し演算処理を高速化する。
【００１１】
【実施例】図１にこの発明の実施例を示す。これは例え
ば図７に対応するもので、複数段の演算要素３１からな
り一度に１２段のラダー図命令を処理可能な演算回路に
対し、第４段目の演算要素３１と第８段目の演算要素３
１との間に、アンドゲートＡＮ３，ＡＮ４およびオアゲ
ートＯＲ３からなるバイパス回路８を設けて構成したも
のである。このような回路にて図７のラダー図命令を実
行させると、第１段目の信号値は３個のオアゲートＯＲ
を経たのち、第４段から第７段までの命令に縦接続が全
てあるというアンドゲートＡＮ３からのデコード条件
と、第４段目の演算要素３１に信号が伝達されたという
オアゲートＯＲ３からの出力とによりアンドゲートＡＮ
４を経て第８段目の演算要素３１へ伝達され、その後は
４個のオアゲートＯＲを通って第１２段目に伝わること
になる。このとき、通過するオアゲートはバイパス回路
８も含めて８個であり、例えば第５段目の信号値は７個
のオアゲートを通して第１２段目に伝わる。なお、信号
の伝達は上下に行なわれ、したがって、オアゲートＯＲ
３の下側入力はこのために設けられている。
ば図７に対応するもので、複数段の演算要素３１からな
り一度に１２段のラダー図命令を処理可能な演算回路に
対し、第４段目の演算要素３１と第８段目の演算要素３
１との間に、アンドゲートＡＮ３，ＡＮ４およびオアゲ
ートＯＲ３からなるバイパス回路８を設けて構成したも
のである。このような回路にて図７のラダー図命令を実
行させると、第１段目の信号値は３個のオアゲートＯＲ
を経たのち、第４段から第７段までの命令に縦接続が全
てあるというアンドゲートＡＮ３からのデコード条件
と、第４段目の演算要素３１に信号が伝達されたという
オアゲートＯＲ３からの出力とによりアンドゲートＡＮ
４を経て第８段目の演算要素３１へ伝達され、その後は
４個のオアゲートＯＲを通って第１２段目に伝わること
になる。このとき、通過するオアゲートはバイパス回路
８も含めて８個であり、例えば第５段目の信号値は７個
のオアゲートを通して第１２段目に伝わる。なお、信号
の伝達は上下に行なわれ、したがって、オアゲートＯＲ
３の下側入力はこのために設けられている。
【００１２】このとき、第２段目と第１１段目との間に
バイパス回路８を設けることが考えられるが、このよう
にすると第２段目から第１１段目に信号が伝わるのに時
間が掛かることから、一度に多数の演算要素をバイパス
させるのは必ずしも得策ではなく、３，４個ずつにまと
めてバイパスさせる方がより効果的であることがわか
る。図２にこの発明の別の実施例を示す。これはバイパ
ス回路８を２個設けた例であり、この場合は最悪６個の
オアゲートを通すことで信号を伝達することが可能とな
る。
バイパス回路８を設けることが考えられるが、このよう
にすると第２段目から第１１段目に信号が伝わるのに時
間が掛かることから、一度に多数の演算要素をバイパス
させるのは必ずしも得策ではなく、３，４個ずつにまと
めてバイパスさせる方がより効果的であることがわか
る。図２にこの発明の別の実施例を示す。これはバイパ
ス回路８を２個設けた例であり、この場合は最悪６個の
オアゲートを通すことで信号を伝達することが可能とな
る。
【００１３】
【発明の効果】この発明によれば、バイパス回路を用い
ることにより、縦接続が多段につながる場合でも信号の
伝わる速度を速めることができるので、簡単な回路で命
令の実行速度を高速化し得る利点が得られる。
ることにより、縦接続が多段につながる場合でも信号の
伝わる速度を速めることができるので、簡単な回路で命
令の実行速度を高速化し得る利点が得られる。
【図１】この発明の実施例を示す構成図である。
【図２】この発明の他の実施例を示す構成図である。
【図３】ラダー図の１例を説明するための説明図であ
る。
る。
【図４】命令処理装置の従来例を示すブロック図であ
る。
る。
【図５】演算要素の具体例を示す回路図である。
【図６】２つの演算要素の接続関係を説明するための接
続図である。
続図である。
【図７】１２段の縦接続を含むラダー図の例を示すラダ
ー図である。
ー図である。
１ 前列値レジスタ ２ 入力レジスタ ３ 演算回路 ４ 命令デコーダ ５ 命令レジスタ ６ 段数カウンタ ７ １２段縦接続命令 ８ バイパス回路 ３１ 演算要素 ＯＲ オアゲート ＯＲ１ オアゲート ＯＲ２ オアゲート ＯＲ３ オアゲート ＡＮ１ アンドゲート ＡＮ２ アンドゲート ＡＮ３ アンドゲート ＡＮ４ アンドゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05B 19/05
Claims (1)
- 【請求項１】 各列が複数段からなる命令群を入力デー
タにもとづき各列毎に１段ずつ順に処理すべく、入力デ
ータを一時記憶する第１の多段レジスタと、前列の入力
データの演算結果を一時記憶する第２の多段レジスタ
と、各命令を順次解読するデコーダと、前記第１の多段
レジスタ，第２の多段レジスタおよびデコーダからの各
出力を入力され、単に次の列につながっているだけの横
パス命令については少なくとも入力データと前列の入力
データの演算結果との論理積をとって出力し、縦線によ
り次段の命令と結合される縦接続命令については少なく
とも前記論理積出力の他に前段，次段の論理和演算結果
をも取り入れて当該段の出力値を決定し前記第２の多段
レジスタおよび前段，次段の各演算要素に入力する複数
段の演算要素からなる演算回路とを備えた命令処理装置
において、連続する 前記複数段の縦接続命令が全てあること、当該
複数段の先頭の段の演算要素に信号が入力されたことを
条件として、当該複数段の演算要素をバイパスするため
のバイパス回路を設けたことを特徴とする命令処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060976A JP2948340B2 (ja) | 1991-03-04 | 1991-03-04 | 命令処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060976A JP2948340B2 (ja) | 1991-03-04 | 1991-03-04 | 命令処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04276826A JPH04276826A (ja) | 1992-10-01 |
| JP2948340B2 true JP2948340B2 (ja) | 1999-09-13 |
Family
ID=13157967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3060976A Expired - Lifetime JP2948340B2 (ja) | 1991-03-04 | 1991-03-04 | 命令処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2948340B2 (ja) |
-
1991
- 1991-03-04 JP JP3060976A patent/JP2948340B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04276826A (ja) | 1992-10-01 |
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Legal Events
| Date | Code | Title | Description |
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