SU947866A1 - Устройство управлени пам тью - Google Patents

Description

(54) УСТРОЙСТВО УПРАВЛЕНИЯ ПАМЯТЬЮ

Изобретение относитс  к вычислительной технике, а именно к устройствам управлени  пам тью.

Известно устройство управлени  пам тью, содержгицее запоминающие блоки, сумматор и блок управлени  fl.

Известно устройство управлени  пам тью 2.

Однако извес1ное устройство имеет недостаточное быстродействие, так как оно допускает только одно обращение за один такт-запись или чтение. Выполнение каждой операции требует в общем случае три такта: чтение первого операнда, чтение второго операнда и запись результата.

Цель изобретени  - увеличение производительности устройства.

Поставленна  цель достигаетс  тем, что в устройство управлени  пам тью, содержащее запоминающие блоки и адресные ког- мутатори, выходы которых соединены с адресными входами запоминающих блоков, а также сумматор и первый коммутатор чтени  операнда, выход которого соединен с первым входом сумматора, введены второй коммутатор чтени  операнда, регистры первого и второго дескрипторов , дешифратор адреса записи

дескрипторов и два коммутатора чтени  дескрипторов, причем первый и второй входы управлени  чтением устройства соединены соответственно с управл ющими входами первого и второго кo 1мyтaтopoв чтени  дескрипторов и первыми входами первой и второй пар адресных коммутаторов, вход управлени  записью устройства

10 подк.гпочен к вторым входам адресных коммутаторов и входу дешифратора адреса записи дескрипторов, выход которого подсоединен к управл ющим входам регистров первого и второго дескрипторов, выходы которых подклю15 чены к информационным входам соответственно первого и второго коммутаторов чтени  дескрипторов, выходы Которых соединены с информационными

20 входами Соответственно регистров первого и второго дескрипторов и с управл ющими входами соответственно первого и второго коммутатора чтени  операндов, а также первой и второй пар адресных коммутаторов и запоми25 нающих блоков, выход вторюго коммутатора чтени  операнда подключен к второму входу сумматора, выход которого соединен с информационными входами запоминающих блоков, при этом

Claims (3)

1. 30 выходы комглутаторов чтени  операндов  вл ютс  выходами устройства, а выходы запоминающих блоков соедине ны с информационными входами коммутаторов чтени  операндов. На чертеже приведена функциональ на  схема предлагаемого устройства. Устройство содержит запоминающие блоки 1,1 - 1,4 .и Адресные коммутаторы 2,1 - 2,4, выходы которых соединены с адресными входами 3 запоми нающих блоков 1, а также суматор 4 и первый коммутатор 5 чтени  операн да. Выход коммутатора 5 соединен с первым входом 6 сумматора 4. Устройство содержит также второй коммутатор 7 чтени  операнда, регистр 8 первого, дескриптора,регистр второго дескриптора, дешифратор 10 адреса записи дескрипторов и коммутаторы 11 и 12 чтени  дескрипторов. Первый вход 13 и второй вход 14 управлени  чтением устройства соединены соответственно с управл ющими входами 15 и 16 коммутаторов 11 и 1 и первыми входами 17 и 18 первЪй и второй пар коммутаторов 1,1-1,4. Вход 19 управлени  записью устройст ва подключен к вторым входам 20 ком мутаторов 1,1-1,4 и входу 21 дешифратора 10. Выход дешифратора 10 под соединен к управл ющим входам 22 регистров 8 и 9. Выходы регистров 8 и 9 подключены к информационным входам 23 соответственно коммутаторов 11 и 12. Выходы коммутаторов 11 и 12 соединены с информационными входами 24 и 25 соответственно регистров 8 и 9 и с управл ющими входами 26 и 27 соответственно коммута торов 5 и 7, а также управл ющими входами 28 и 29 первой и второй пар адресных коммутаторов 1,1-1,4 и зап минающих блоков 2,1-2,4. Выход коммутатора 7 подключен к второму вход 30 сумматора 4, выход которого соединен с информационными входами 31 блоков 2,1-2,4. Выходы блоков 2,1-2 соединены с информационными входами коммутаторов 5 и 7. Выходы комму таторов 5 и 7  вл ютс  выходами уст ройства. Регистр 8 служит дл  хранени  первого дескриптора Д1, регистр 9 - дл  хранени  второго деск риптора Д 2. Дескрипторы Д1 и Д 2 имеют следующий смысл (дл  каждого адреса ЗУ дескрипторы указывают): информаци  находитс  впервом блоке 2,1 . информаци  находитс  во вто ром блоке 2,2 информаци  находитс  в трет ем блоке 2,3 информаци  находитс  в четвертом блоке 2,4 Устройство работает следующим об разом. В каждом такте по входам 13, 14 и 19 одновременно выдаютс  два адреса чтени  и адрес записи. По адресам чтени  производитс  выборка двух дескрипторов Д1, Д 2 на выходах коммутаторов 11 и 12, определ ющих размещение информации в запог-данающих блоках . Эти дескрипторы воздействуют на управл ющие входы блоков 2,1-2,4 и обеспечивают считывание информации по первому адресу Л1 на выходе коммутатора 5 и по второму адресу А2 на выходе коммутатора 7. Одновременно дескрипторы Д1 и Д 2 обеспечивают запись результата предыдущей операции с выхода сумматора 4 в незан тые чтением блоки 2. При этом формируютс  дескрипторы 7Д1, 7Д2, указывающие размещение информации по адресу А 3. Эти дескрипторы занос тс  в соответствующие разр ды регистров 8 и 9 по адресу А 3. Таким образфм, обеспечиваетс  одновременное обращение по трем адресам Al -. Л 3 в каждом такте работы устройства, а именно два чтени  и одна дублированна  запись в незан тые чтением блоки 2. Очевидно, что структура устройства исключает возможность конфликтных обращений к блокам
2. 2. Рассмотрим пример. Пусть по адресу Al считываетс  дескриптор Д1 О и по адресу А2 - дескриптор Д 2 1. Эти дескрипторы указывают, что первый операнд находитс  в первом блоке 2,1, а второй операнд - в четвертом блоке 2,4. Дескриптор Д1 обеспечивает прохождение адреса чтени  Al в блок 2,1; по входу 29 этого блока определ ет режим чтени , а по входу 26 коммутатора 5 обеспечивает формирование первого операнда на выходе блока 2,1. Соответственно дескриптор Д 2 обеспечивает прохождение ещреса чтени  А 2 в блок 2,4-, по входу 29 этого блока определ ет режим чтени  и по входу 27 коммутатора 7 обеспечивает выдачу второго опе ранда с выхода блока 2,4. Одновременно результат предыдущей операции поступает с выхода сумматора 4 по входам 31 в блоки 2,2 и 2,3 на запись . При этом дескрипторы Д1 и Д2 обеспечивают прохождение адреса записи А 3 на входы этих блоков, а по входам 29 определ ют режим записи в блоки 2,2 и 2,
3. 3. Наконец, по адресу А 3 производитс  занесение новых дескрипторов 7Д1, 7Д2 по адресу А 3 в регистры 8 и 9. На этом цикл работы устройства заканчиваетс . Таким образом, применение предлагаемого устройства позвол ет увеличить его производительность. Формула изобретени  Устройство управлени  пам тью, содержащее запоминающие блоки и адресные коммутаторы, выходы которых соединены с адресными входами запом нающих блоков, а также сумматор и первый коммутатор чтени  операнда, выход которого соединен с первым входом сумматора, отличающ е е с   тем, что, с целью увеличени  производительности устройства оно содержит второй коммутатор чтени  Операнда, регистры первого и вт рого дескрипторов, дешифратор адреса записи дескрипторов и два коммутатора чтени  дескрипторов,причем первый и второй входы управлени  чтением устройства соединены соответственно с управл ющими входами первого и второго коммутаторов чтени  дескрипторов и первыми входами первой и второй пар адресных коммутаторов , вход управлени  записью устройства подключен к вторым входам адресных коммутаторов и входу дешифратора адреса записи дескрипторов , выход которого подсоединен к управл ющим входам регистров первого и второго дескрипторов, выходы которых подключены к информационным входам соответственно первого и вто рого коммутаторов чтени  дескрипторов , выходы которых соединены с информационными входами соответственно регистров первого и второго дескрипторов и с управл ющими входами соответственно первого и второго коммутаторов чтени  операндов, а также первой и второй пар адресных коммутаторов и запоминающих блоков, выход второго коммутатора чтени  операнда подключен к второму входу сумматора, выход которого соединен с информационными входами запоминаЮ1тдих блоков, при этом выходы коммутаторов чтени  операндов  вл ютс  выходс1ми устройства, а выходы запоминающих блоков соединены с информационными входами коммутаторов чтени  операндов. Источники информации, прин тые во внимание при экспертизе 1.Патент США 4200927, кл. G Об F 9/00, 364/200, опублик. 1980. 2,Мультипроцессорные системы и параллельные вычислени . Под ред. Ф. Энслоу, Мир, 1976, с. 51, с. 96 (ппптптип