SU928417A2 - Ячейка пам ти дл буферного регистра - Google Patents

Description

(54) ЯЧЕЙКА ПАМЯТИ ДЛЯ БУФЕРНбГО РЕГИСТРА

,. , .

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  буферных запоминающих устройств.

По основному авт. св. N 799010 известна  чейка пам ти дл  буферного регистра, содержаща  основной и вспомогательный трехстабильнБте триггеры, каждый из которых вьшолнен на трех элементах И-ИЛИ-НЕ н дес ть входных шин, соединенньпс со входами этих триггеров, причем выходы всех трех элементов И-ИЛИ-НЕ основного триггера  чейки соединены со входами двух элементов И-ИЛИ-НЕ ее вспомогательного триггера,, выходы которых соединены со входами двух элеме гов И-ИЛИ НЕ основного триггера  чейки. В буферном регистре из таких  чеек обеспечиваетс  не только сдвиг информации, но и ее параллельное считьгаание 1.

Однако, кроме ук анных двух операций, никакие другие операции в этом буферном регистре не осуц1;ествл ютс , что ограничивает его область применени .

Целью изобретени   вл етс  расширение области применени   чейки пам ти цл  буферного регистра за счет обеспечени  возможности осуществлени  одновременного реверсивного сдвига информации и параллельного ее считывани .

Поставленна  цель достигаетс  тем, что в  чейку пам ти дл  буферного регистра введены RS-триггер и дополнительные вход ные шинь1, перва  из которых соединена с третьим входом основного трехстабильного триггера и с первым входом RS-триггера, втора  дополнительна  шина соединена с третьим входом вспомогательного трехстабильного триггера и с четвертым входом основного трехстабильного триггера, треть , ,четверта  и п та  дополнительные входные шины соединены соответственно с четвертым входом вспомогательного трехстабильного триггера; второй вход RS-триггера соединен с шестой дополнительной входной шиной, третий вход RS-триггера соединен с первым выходом вспомогательного и со вторым и третьим выходами основной) трехстабильно392841-7 .. 4 .го триггеров, первый выход RS-трштера сое-пам ти перевод тс  в coctOHirae 01. Уединен с п тым входом основного трехстабшть- ловием перехода дополнительного триггера ного триггера, четвертый вход RS-триггера соединен со вторым и с третьим выходами вспомогательного трехстабильного триггера. На чертеже изображена функЩюнальна  схема предложенной  чейки пам ти. Ячейка пам ти содержит основной и вспо могательный трахстабильные триггеры 1 и 2 RS-триггер 3, элементы И-ИЛИ-НЕ 4-И, на которых выполнены соответственно триггеры 1, 2 и 3, основные входные шины 1221 и дополнительные входные шины 22-27. При построении буферного регистра шины 12, 13, 14, 18, 24, 25, 26 и 27 i-й  чей ки пам ти соедин ютс  .соответственно с выходами элементов 5, 6, 4, 7, 10, 8; 9 и И (|-)-й  чейки пам ти, а шины 15, 16, 17, 19, 20, 21, 22, 23. i-й  чейки пам ти с выходами элементов 5, 6, 4, 7, 8, 9,. 10, 11 (|+1)-й  чейки пам ти. Ячейка пам ти работает следующим образом . Основной и вспомогательный триггеры 1 2 имеют три устойчивых состо ни  (значени  на выходах элементов И-ИЛИ-НЕ 4, 5 6 и 7, 8, 9 соответственно); 011 - информаци  в .триггера отсутствует, ПО - в триггере записана 1, 101 - в триггера записан О. Пока в триггере 3 сохран етс  состо ние 10 в основном и вспомогательном триггерах 1 и 2  чейки пам ти сдвиг информации происходит так же, как н в обычной в  чейке пам ти буферного регистра, причем в основной триггер 11-й  чейки пам ти информаци  принимаетс  из основного тригге ра (i-1)-й  чейки пам ти, а во вспомогательный триггер 2i-й  чейки информаци , принимаетс  из вспомогательного : триггера (i+l)-й  чейки пам ти. Прн этом условием записи (стирани ) информации в основном триггера li-й  чейки пам ти  вл етс  отсутствие (наличие) информации в основном триггера (i+l)-й  чейки пам ти и наличие (отсутствие) информации в основном триггере (i-1)-и  чейки пам ти. Дл  вспомогательного триггера 2 услови  обратны приведенным . Сдвиг информации в основном и вспомогательном триггерах  чеек пам ти буферного регистра приводит к тому, что основньте триггеры  чеек i, (i+1), ... оказываютс  за полнены Ю1формацией, а во всех вспомогательных триггерах этих  чеек пам ти инфор лаи   отсутствует. По мере распространени  такого состо ни  от п-й  чейки пам ти бу ферного регистра к его первой  чейке пам ти дополнительные триггеры этих  чеек 1-и  чейки пам ти в состо ние 01  вл етс  наличие такого состо ни  в дополнительном триггере (г+1)-й  чейки пам ти, наличие информации в основном триггера i-й  чейки пам ти и отсутствие информации в основном триггере (i-1)-й  чейки пам ти и вспомогательном триггере 2 i-й  чейки. Состо ние 01 триггера 3 i-й  чейки блокЛ рует запись информации в ее основной триггер 1 из основного триггера (i-1)-и  чейки. При этом, так же, как и в известном устройстве , в основном триггере г-й  чейки пам ти оказываетс  записан i-й разр д сдвигаемого кода. После того, как в основных триггерах всех  чеек пам ти буферного регистра записана информаци , а в их дополнительных триггерах установитс  состо ние 01 (при этом во всех вспомогательных триггерах информаци  отсутствует), происходит последовательна , начина  с первой  чейки пам ти, перепись информации из основных триггеров  чеек пам ти в их вспомогательные тригге Условием записи информации во вспомогательный триггер 2i-й  чейки из ее основного триггера 1  вл етс  отсутствие информации в основном триггере (i-1)-й  чейки и наличие состо ние 01 -триггера (i-l)-й  чейки. После этого информаци  в основном триггере i-й  чейки пам ти стираетс . . . По мере заполнени  информацией вспомогательных триггеров  чеек пам ти буферного регистра их триггеры переход т в состо ние 10. Условием перехода триггера (i-I)-й . чейки пам ти в состо ние 10  вл етс  нали-. чие состо ние 10 .триггера (i-1)-й  чейки пам ти, наличие информации во вспомогательном триггере 2i-й  чейки и отсутствие информации в ее основном триггере 1. После того, как во вспомогательный триггер п-й  чейки пам ти буферного регистра записана, информаци  из ее основного триггера , с выходов всех вспомогательных триггеров , так же, как и в известном устройстве, может быть параллельно считана информаци . Как только триггер первой  чейки пам ти буферного регистра окажетс  в состо нии 10, с выхода ее вспомогательного триггера может быть последовательно считана информаци , ранее последовательно записанна  в основные триггеры  чеек пам ти буферного регистра. При-этом пор док следовани  разр дов помен етс  на обратный, т.е. если код был записан в буферный регистр, начинал с п-разр да. то считывание произойдет, начина  с первого разр да. Одновременно с этим в буферный регистр может быть последовательно записан новый код.

Claims (1)

1. Формула изобретения.

   Ячейка памяти для буферного регистра по авт. св. N* 799010, отличающаяс я тем, что, с целью расширения области применения ячейки памяти за счет возможности осуществления одновременного реверсивного сдвига информации и параллельного ее > считывают, в'нее введены RS-триггер и дополнительные входные шины, первая из которых соединена с третьим входом основного трёхстабильного триггера й с первым входом RS-триггера, вторая дополнительная

   928417 6 четвертым входом вспомогательного трехстабильного триггера, второй вход RS-триггера соединен с цгестой дополнительной входной шиной, третий вход RS-триггера соеди5 нец с первым выходом вспомогательного и с вторым и третьим выходами основного трехстабильных триггеров, первый выход' RS-триггера соединен с пятым входом основного трехстабильного триггера, четвертый 10 вход RS-триггера соединен с вторым и с третьим выходами вспомогательного трехстабильного триггера.