SU836682A1 - Запоминающее устройство с само-КОНТРОлЕМ - Google Patents

Запоминающее устройство с само-КОНТРОлЕМ Download PDF

Info

Publication number
SU836682A1
SU836682A1 SU792790739A SU2790739A SU836682A1 SU 836682 A1 SU836682 A1 SU 836682A1 SU 792790739 A SU792790739 A SU 792790739A SU 2790739 A SU2790739 A SU 2790739A SU 836682 A1 SU836682 A1 SU 836682A1
Authority
SU
USSR - Soviet Union
Prior art keywords
adder
inputs
accumulator
address
drive
Prior art date
Application number
SU792790739A
Other languages
English (en)
Inventor
Борис Викторович Барашенков
Original Assignee
Организация П/Я Х-5263
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Организация П/Я Х-5263 filed Critical Организация П/Я Х-5263
Priority to SU792790739A priority Critical patent/SU836682A1/ru
Application granted granted Critical
Publication of SU836682A1 publication Critical patent/SU836682A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ
Изобретение относитс  к области за поминающих устройств.
Известны запоминающие устройства (ЗУ), использующие принцип суммировани  информации дл  контрол  правильности ее считывани  2 .
Одно из известных устройств требует прерывани  внешнего обращени  на врем  проведени  контрол  массива при упор доченной адресации всего контролируемого массива ЗУ f I .
В этом устройстве не учитываетс  характер внешних обршдений, предшествующих циклу контрол  массива информации, что требует проведени  независимого шгкла контрол , соответствующего прерывани  работы внешних устройств и снижает производительность контрол .
Из известных устройств наиболее близким техническим решением к изобретению  вл етс  ЗУ с самоконтролем, содержащее первый накопитель, первый сумматор, первые входы которых подключены . к щине записи, а вторые зходы - к щине
запись-считывание , выход первого накопител  соединен с третьим входом первого сумматора, четвертый вход которого соединен с первым выходом блоке управлени , а п тый вход - с первым входом блока управлени  и шиной сброса, третий вход первого накопител  соединен с адресной , четвертый - с шиной обращени , второй накопитель, первые к вторые входы которого соединены соотвегственно с третьим и четвертым входами первого накопител , третий и четвертый входы соответственно соединены со вторым и третьим выходами блоКа управлени , второй сумматор, первый вход которого соединен с выходом второго накопител , второй вход - с выходом nqpeoro сумматора, третий - с выходом первого накопител , счетчик, вход которого соединен с выходом блока управлени , а выход - с третьим его входом 2.
Така  структура устройства позвол ет b р де случае (при обращ«1ии ко всему ассиву с произвольной адресацией в про- цессе работы устройства) завершить цикл контрол . В этом устройстве, в случае, если хот  бы к одному адресу из провер емого массива не было обращени , требуетс  проводить отдельный цикл контрол  всего массива. Это .снижает быстродействие устройства.в процессе контрол . Цепь изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в ЗУ с самоконтролем, содержащее адресный накопитель, сумматоры и блок управлени , причем один из управл ющих и информационный входы адресного накопител  подключены соответственно к первому и второму входам первого сумматора выход адресного- накопител  соединен с
третьим входом первого сумматора и с первым входом второго сумматора, второй вход которюго соединен с выходом первого сумматора, первый вход блока управлени  подключен к выходу второго сумматора , одни из выходов блока управлени  соединены с установочными входами сумматоров, введены ассоциативный накопитель , и элементы И. Входы ассоци&тивного накопител  подключены соответственно к выходам элементов И и адресным входам адресного накопител  и другим выходам блока управлени , а выходы соответственно ко вторым входам второго сумматора и блока управлени  и первым входам элементов И, вторые входы которых соединены с другим управл ющим входом адресного накопител , а третьи входы  вл ютс  адресными входами устройства .
На чертеже приведена структурна  :: схема предложенного устройства ,
Устройство содержит адресный накопитель I, ассоциативный накопитель 2, первый сумматор 3, второй сумматор 4, блок управлени  5, элементы И 6, адресные шины 7,  вл ющиес  адресными входами устройства, шину признака запись считывание 8, шину обращени  9, число,вую входную шину Ю, числовую выходную шину II, шину начальной установки 12, шину сигнала ошибки 13 и шину сигнала конца контрол  14.
Выходы накопител  I и сумматора 4 подключены соответственно к первым входам сумматора 4 и блока 5. Входы накопител  2 подключены соответственно к выходам элементов И 6 и адресным входам накопител  I и к одним из выходов блока В, а выходы соответственно - ко вторым входам сумматора 4 и блока
ченных в процессе считывани  шфзрмашш накопителей 1,2. Блок управлени  5 обес-
печивает синхронизацию работы устройства.
Устройство работает следующим образом ,
Предварительно, перед началом работы производитс  заполнение накопителей I
и 2 кодами О, дл  чего на адресную внешнюю шину 7 подаютс  последовательно коды адресов, на шину обраще- ни  9 - сигнал обращени  к ЗУ, а на числовую входную шину Ю и на числовой
вход накопител  2 - от блока управлени  5 код О.
Затем сигналом по шине начальной установки 12 через блок управлени  5 сумматоры 3 и 4 привод тс  в начальное состо ние соответствующее начальному нулевому заполнению накопител  I . В каждом такте накопитель t, в зависимости от признака операции на шине признака записи-считывани  8, и шина
обращени  9 работает в режиме только считывани  или- считывани  - записи информации , а на копитель 2 - в режиме считывани  - записи - поиска информации в каждом такте, причем характер поиска
и записи (поиск О или I, запись О или 1) определ етс  блоком 5,
В первом цикле контрол  в накопитель 2 записываетс  код 1, и производитс  поиск кода О. Адрес  чейки, в которой хранитс  код О, вырабатываетс  накопителем 2 на выходе, св занном с элементами И 6. Адрес  чейки, в которой записываетс  код 1, формируетс  на выходах элементов И 6.

Claims (2)

  1. При наличии внешнего обращени  ha выходе элементов И 6 устанавливаетс  код адрес а шины 7, а при отсутствии обращеи первым входам элементов И 6, вторые входы которых соединены с одним из управл ющих входов накопител  1, а третьи входы  вл ютс  адресными входами устройства. Накопитель I обеспечивает запись, считывание и хранение информации. Накопитель 2 допускает ассоциативный поиск, адресную запись и считывание информации: элемейты И 6 пропускают код внешнего адреса шины при наличии обращени  к ЗУ по шине 9 или код адреса  чейки ассоциативного накопител  2, полученный в результате поиска при отсутствии обращени ; сумматоры 4 и 3 образуют значени  основной и разностной значений контрольных сумм, полуни  - код адреса  чейки, подготовленно накопителем 2 в предыдущем такте. При записи в накопитель I производитс  вычисление разности записываемо и считываемой из  чейки информации помощью сумматора 3, который накапли вает значение разности, Все  чейки, адреса которых поступал на адресные входы накопителей I и 2, отмечаютс  записью I в накопитель Информаци , считьтаёма  из накопите л  I на числовую выходную шину II, поступает в сумматор 4 в том случае, если к рассматриваемой  чейке производитс  первое обращение в рассматривае мом цикле контрол . Признаком этого  вл етс  код О, считываемый из накопител  2 на его выход , св занный с входом сумматора 4 В первом цикле контрол  код О  в л етс  разрешением дл  проведени  сум мировани  в сумматоре 4. В каждом такте в накопителе 2 производитс  поиск  чеек, хран щих код О Адреса таких  чеек формируютс  схемами выборки многозначного ответа накопител  2 в конце каждого такта. Если в последующем такте отсутствует внешнее обращение, информаци  накопител  I считываетс  по адресу, обра зованному накопителем 2, на вход сумматора 4 дл  проведени  операции суммировани . Отсутствие в накопителе  чеек, хран щих код О, означает окончание первого цикла контрол , что отмечаетс  по влениетл сигнала на шине сигнала конца контрол  14, св занной с блоком управлени  5, который анализирует состо ние сумматора 4. При правильном считывании информации состо ние сумма тора 4 должно быть нулевым, так как накопитель I предварительно заполн лс  кодами О. В случае нулевого состо ни  суммато ра 4 блок управлени  5 выдает сигнал ошибки на шину 13 сигнала ошибки. При нулевом состо нии сумматора 4 происходит передача содержимого сумматора 3 в сумматор 4 дл  проведени  следующего второго цикла суммировани . Установка сумматора 4 прбизводитс  содержимым сумматора 3 таким образом чтобы при правильном - считывании информации его состо ние в конце шпсла суммировани  было нулевым. Во втором цикле суммировани  признаком первого обращени  к  чейке на- копител  I  вл етс  код 1 на числовом выходе накопител  2 . Блок управлени  5 настраивает сумматор 4 дл  проведени  операции суммировани  при наличии разрешени  в виде I на входе сумматора 4, а накопитель 2 опрашиваетс  на наличие кода I в его  чейках. Устройство работает аналогично работе в первом цикле контрол . Таким образом, использование ассоциативного накопител  дл  избирательного формировани  адресов  чеек не прошедших контроль при внешних обращени х к ЗУ, обеспечивает повышени  час .тоты контрол  в процессе функционировани  ЗУ, а также позвол ет сократить прерывани  обращени  внешних устройств к ЗУ дл  проведени  операции контрольного суммировани  информации при ограничении на минимально допустимую частоту контрол . Формула изобретени  Запоминающее устройство с самоконтролем , содержащее адресный накопитель, сумматоры и блок управлени , причем один из управл ющих и информационный входы адресного накопител  подключены соответственно к первому и второму входам первого сумматора, выход адресного накопител  соединен с третьим входом первого сумматора и с входом второго сумматора, второй вход ко торого соединен с выходом первого сумматора, первый вход блока управлени  подключён к выходу второго сумматора j в одни из выходов блока управлени  соединены с установочными входами сумматоров, отличающеес   тем, что, с целью повышени  быстродействи  устрюйства, оно содержит ассоциативный накопитель и элементы И, причем входы ассоциативного накопител  подключены соответственно к выходам элементов И и адресным входам адресного накопител  и другим выходам блока управлени , а выходы-соответственно ко вторым входам второго сумматора и блока управлени  и первым входб1М элементов И, вторые входы которых соединены с кругам управл ющим входом адресного
    78366828
    накопвтеп , а третьи входы  вл ютс  . Патент Фратши М 2199897,
    ресными входами устройства.
    Источники информации, прин тые во внимание при экспертизе
    п
    43 fl
    кл. G II С 29/ОО, опубта. 1974.
  2. 2. Авторское свидетелытво СССР по за вке № 2663818. 5 кл. Gil С 29/ОО, 1978 (прототип)
SU792790739A 1979-07-03 1979-07-03 Запоминающее устройство с само-КОНТРОлЕМ SU836682A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792790739A SU836682A1 (ru) 1979-07-03 1979-07-03 Запоминающее устройство с само-КОНТРОлЕМ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792790739A SU836682A1 (ru) 1979-07-03 1979-07-03 Запоминающее устройство с само-КОНТРОлЕМ

Publications (1)

Publication Number Publication Date
SU836682A1 true SU836682A1 (ru) 1981-06-07

Family

ID=20838245

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792790739A SU836682A1 (ru) 1979-07-03 1979-07-03 Запоминающее устройство с само-КОНТРОлЕМ

Country Status (1)

Country Link
SU (1) SU836682A1 (ru)

Similar Documents

Publication Publication Date Title
SU836682A1 (ru) Запоминающее устройство с само-КОНТРОлЕМ
SU881876A1 (ru) Запоминающее устройство с обнаружением ошибок
SU903990A1 (ru) Запоминающее устройство с автономным контролем
SU763977A1 (ru) Запоминающее устройство с самоконтролем
SU1211735A1 (ru) Устройство дл контрол хода программы
SU842957A1 (ru) Запоминающее устройство
SU567174A1 (ru) Устройство дл сжати информации
SU970479A1 (ru) Запоминающее устройство с автономным контролем
SU907582A1 (ru) Ассоциативное запоминающее устройство
SU1101889A1 (ru) Буферное запоминающее устройство
SU875471A1 (ru) Запоминающее устройство с автономным контролем
SU1361566A1 (ru) Устройство адресации оперативной пам ти
SU813507A2 (ru) Ассоциативное запоминающее уст-РОйСТВО C АВТОНОМНыМ КОНТРОлЕМ
SU555438A1 (ru) Ассоциативное запоминающее устройство
SU645204A1 (ru) Опреративное запоминающее устройство
SU1524094A1 (ru) Буферное запоминающее устройство
SU645208A1 (ru) Запоминающее устройство с самоконтролем
SU970480A1 (ru) Запоминающее устройство с самоконтролем
SU1363307A1 (ru) Ассоциативное оперативное запоминающее устройство
SU896691A1 (ru) Устройство дл определени местоположени ошибок в строке матричного накопител
SU1183986A1 (ru) Устройство дл оперативного контрол в системах автоматизированного управлени
SU696520A1 (ru) Адаптивное устройство дл передачи информации
SU873240A1 (ru) Устройство дл задани режимов работы цифровой вычислительной машины и индикации ее состо ни
SU622173A1 (ru) Оперативное запоминающее устройство с блокировкой неисправных элементов пам ти
SU662972A1 (ru) Ассоциативное запоминающее устройство