SU1462322A1

SU1462322A1 - Устройство дл оценки точности вычислений

Info

Publication number: SU1462322A1
Application number: SU874299881A
Authority: SU
Inventors: Александр Владимирович Александров; Евгений Станиславович Новиков; Николай Борисович Парамонов
Original assignee: Предприятие П/Я Г-4677
Priority date: 1987-06-12
Filing date: 1987-06-12
Publication date: 1989-02-28

Abstract

Изобретение относитс к вычислительной технике и может быт ь использовано при отладке программ.Цель изобретени - повьшение точности оценки результата. Устройство содержит регистр 1 .первого операнда, регистр 2 погрешности первого операнда , сумматор 3, регистр 4 погрешности результата,схему сравнени 5,регистр 6 второго операнда, регистр-7 погрешности второго операнда,блок пам ти 8, первый 9 и второй 10 промежуточные регистры, регистр 11 допустимой погрешности, первый 12 и второй 13 умножители, распределитель им- пульсов 14. Устройство повьппает точность оценки погрешности вычислений за счет учета вли ни значений исходных данных и погрешности ихпредставлени на погрешность результата и имеет более широкие возможности за счет автоматического определени погрешности результата в допустимых пределах. 5 ил. § (Л

Description

Фие.2

к5. 9

ОП)/1. i

Физ.5

Фаа.

УПР

KOflfHHTATQP

СРАВНЕН

СЛОЖЕН

Фиг. 5

Claims

Формула изобретения е е с я тем, точности оценоно содер35

Устройство для оценки точности вычислений, содержащее регистр первого операнда, регистр погрешности первого операнда, сумматор, регистр погрешности результата и схему сравнения, отличающ что, с целью повышения ки погрешности вычислений, жит регистры второго операнда и пог- решности второго операнда, блок постоянной памяти, первый и второй промежуточные регистры, регистр допусти40 мой погрешности результата, первый и второй умножители., распределитель импульсов, датчик случайных чисел, первый и второй коммутаторы, причем выходы регистров первого и второго операндов соединены соответственно со старшими и младшими разрядами адресного входа блока постоянной памяти, . старшие и младшие разряды выхода которого подключены к первым информационным входам соответственно первого и второго умножителей, выходы регистров погрешности первого и второго операндов соединены с вторыми информационными входами соответственно первого и второго умножителей, выходы первого и второго умножителей соединены с первыми информационными входами соответственно первого и второго коммутаторов, выходы которых соединены с информационными входами соответственно первого и второго промежуточных регистров, выходы которых соединены соответственно с первым й вторым информационными входами сумматора, выход которого соединен с вторым информационным входом второго коммутатора и с информационным входом регистра погрешности результата, выход которого соединен с выходом результата вычисления погрешности устройства и с первым информационным входом схемы сравнения, второй информационный вход которой соединен с выходом регистра допустимой погрешности результата, выход схемы сравнения соединен с выходом допустимости погрешности устройства, выход датчика случайных чисел соединен с вторым информационным входом первого коммутатора, вход распределителя импульсов соединен с входом пус

1462322 6 ка устройства, информационные входы регистров первого операнда, погрешности первого операнда, второго операнда, погрешности второго операнда 5> и допустимой погрешности результата являются соответственно первым,вторым, третьим, четвертым и пятым информационными входами устройства, Ю первый, второй, третий, четвертый, пятый, шестой и седьмой выходы распределителя импульсов соединены соответственно с входом считывания блока памяти, первыми управляющими вхо15 дами первого и второго коммутаторов, входами разрешения записи первого и второго промежуточных регистров,входом считывания датчика случайных чисел, вторыми управляющими входами 2Q первого и второго коммутаторов, входом разрешения записи в регистр погрешности результата, управляющим входом схемы сравнения.

I ά(<’322 от tit. W

Физ. 5

Физ.У