SU1462322A1 - Устройство дл оценки точности вычислений - Google Patents
Устройство дл оценки точности вычислений Download PDFInfo
- Publication number
- SU1462322A1 SU1462322A1 SU874299881A SU4299881A SU1462322A1 SU 1462322 A1 SU1462322 A1 SU 1462322A1 SU 874299881 A SU874299881 A SU 874299881A SU 4299881 A SU4299881 A SU 4299881A SU 1462322 A1 SU1462322 A1 SU 1462322A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- error
- register
- operand
- input
- result
- Prior art date
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быт ь использовано при отладке программ.Цель изобретени - повьшение точности оценки результата. Устройство содержит регистр 1 .первого операнда, регистр 2 погрешности первого операнда , сумматор 3, регистр 4 погрешности результата,схему сравнени 5,регистр 6 второго операнда, регистр-7 погрешности второго операнда,блок пам ти 8, первый 9 и второй 10 промежуточные регистры, регистр 11 допустимой погрешности, первый 12 и второй 13 умножители, распределитель им- пульсов 14. Устройство повьппает точность оценки погрешности вычислений за счет учета вли ни значений исходных данных и погрешности ихпредставлени на погрешность результата и имеет более широкие возможности за счет автоматического определени погрешности результата в допустимых пределах. 5 ил. § (Л
Description
Фие.2
к5. 9
ОП)/1. i
Физ.5
Фаа.
УПР
KOflfHHTATQP
СРАВНЕН
СЛОЖЕН
Фиг. 5
Claims (1)
- Формула изобретения е е с я тем, точности оценоно содер35Устройство для оценки точности вычислений, содержащее регистр первого операнда, регистр погрешности первого операнда, сумматор, регистр погрешности результата и схему сравнения, отличающ что, с целью повышения ки погрешности вычислений, жит регистры второго операнда и пог- решности второго операнда, блок постоянной памяти, первый и второй промежуточные регистры, регистр допусти40 мой погрешности результата, первый и второй умножители., распределитель импульсов, датчик случайных чисел, первый и второй коммутаторы, причем выходы регистров первого и второго операндов соединены соответственно со старшими и младшими разрядами адресного входа блока постоянной памяти, . старшие и младшие разряды выхода которого подключены к первым информационным входам соответственно первого и второго умножителей, выходы регистров погрешности первого и второго операндов соединены с вторыми информационными входами соответственно первого и второго умножителей, выходы первого и второго умножителей соединены с первыми информационными входами соответственно первого и второго коммутаторов, выходы которых соединены с информационными входами соответственно первого и второго промежуточных регистров, выходы которых соединены соответственно с первым й вторым информационными входами сумматора, выход которого соединен с вторым информационным входом второго коммутатора и с информационным входом регистра погрешности результата, выход которого соединен с выходом результата вычисления погрешности устройства и с первым информационным входом схемы сравнения, второй информационный вход которой соединен с выходом регистра допустимой погрешности результата, выход схемы сравнения соединен с выходом допустимости погрешности устройства, выход датчика случайных чисел соединен с вторым информационным входом первого коммутатора, вход распределителя импульсов соединен с входом пус1462322 6 ка устройства, информационные входы регистров первого операнда, погрешности первого операнда, второго операнда, погрешности второго операнда 5> и допустимой погрешности результата являются соответственно первым,вторым, третьим, четвертым и пятым информационными входами устройства, Ю первый, второй, третий, четвертый, пятый, шестой и седьмой выходы распределителя импульсов соединены соответственно с входом считывания блока памяти, первыми управляющими вхо15 дами первого и второго коммутаторов, входами разрешения записи первого и второго промежуточных регистров,входом считывания датчика случайных чисел, вторыми управляющими входами 2Q первого и второго коммутаторов, входом разрешения записи в регистр погрешности результата, управляющим входом схемы сравнения.I ά(<’322 от tit. WФиз. 5Физ.У
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874299881A SU1462322A1 (ru) | 1987-06-12 | 1987-06-12 | Устройство дл оценки точности вычислений |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874299881A SU1462322A1 (ru) | 1987-06-12 | 1987-06-12 | Устройство дл оценки точности вычислений |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1462322A1 true SU1462322A1 (ru) | 1989-02-28 |
Family
ID=21325377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874299881A SU1462322A1 (ru) | 1987-06-12 | 1987-06-12 | Устройство дл оценки точности вычислений |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1462322A1 (ru) |
-
1987
- 1987-06-12 SU SU874299881A patent/SU1462322A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР. № 1205147, кл. Г, 06 F 1 I /OO, 1984. Авторское свидетельство СССР № 1083193, кл. а 06 F 11/28, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1462322A1 (ru) | Устройство дл оценки точности вычислений | |
SU947866A1 (ru) | Устройство управлени пам тью | |
SU855738A1 (ru) | Запоминающее устройство с обнаружением одиночных ошибок | |
SU1265860A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1471195A1 (ru) | Устройство дл отладки программ | |
JPS5833764A (ja) | 時間監視方式 | |
SU875471A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1040526A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1010651A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1277215A1 (ru) | Запоминающее устройство с обнаружением ошибок | |
SU1394239A1 (ru) | Логическое запоминающее устройство | |
SU1215137A1 (ru) | Запоминающее устройство с коррекцией информации | |
SU1312584A1 (ru) | Сверхоперативное запоминающее устройство | |
SU1383324A1 (ru) | Устройство дл задержки цифровой информации | |
SU1425665A1 (ru) | Цифровой логарифмический преобразователь | |
SU1695381A1 (ru) | Запоминающее устройство | |
SU1019492A1 (ru) | Буферное запоминающее устройство с самоконтролем | |
SU1644392A1 (ru) | Устройство защиты от ошибок | |
SU767845A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1383345A1 (ru) | Логарифмический преобразователь | |
SU1228147A1 (ru) | Многоканальное запоминающее устройство | |
SU858115A1 (ru) | Устройство дл контрол блоков посто нной пам ти | |
SU1010653A1 (ru) | Запоминающее устройство | |
SU1034070A1 (ru) | Запоминающее устройство с обнаружением ошибок | |
SU1388870A1 (ru) | Устройство дл контрол информации |