SU1485255A1 - Устройство для адресации буферной памяти - Google Patents

Description

Изобретение может быть использовано для последовательной адресации ячеек памяти буферного запоминающего устройства. Цель изобретения состоит в расширении области применения устройства за счет функциональных возможностей использования для буферной памяти отдельных зон накопителя. Устройство содержит счетчик 1, мультиплексор 2, группу съемников 3, группу регистров 4, группу элементов И 5, дешифраторы 6 и 7, счетчик 8, регистр 9, эле2

менты ИЛИ 10—12, элемент 13 задержки, вход 14 синхронизации, входы 15 загрузки данных, входы 16 загрузки адреса, вход 17 синхронизации загрузки, адресные выходы 18 и выход 19 конца цикла. Устройство позволяет использовать для будоризации данных накопитель общего назначения, в котором выделяются специальные зоны. Предварительно в группу регистров 4 заносятся начальные адреса зон, а в счетчики 3 — объемы зон. Адреса из регистров 4 поочередно переписываются в счетчик 1, который в счетном режиме перебирает адреса соответствующей зоны. Одновременно осуществляется декрементирование соответствующего счетчика 3 до появления сигнала займа, осуществляющего запись в счетчик 1 начального адреса следующей зоны. Число зон задается вначале занесением соответствующего кода в регистр 9 и переписью его в счетчик 8, который декрементируется по окончании каждой зоны. 1 ил.

с

£

1485255

1485255

3

Изобретение относится к вычислительной технике и может быть использовано для последовательной адресации ячеек памяти.

Цель изобретения — расширение области использования устройства за счет использования для буферной памяти отдельных зон накопителя.

На чертеже приведена структурная схема устройства.

Устройство содержит счетчик 1, мультиплексор 2, группу счетчиков 3, группу регистров 4, группу элементов И 5, дешифраторы 6 и 7, счетчик 8, регистр 9, элементы ИЛИ 10—12, элемент 13 задержки, вход 14 синхронизации, вход 15 загрузки данных, входы 16 загрузки адреса, вход 17 синхронизации загрузки,адресные выходы 18 и выход 19 управления.

Устройство работает следующим образом.

Устройство имеет два режима работы, а именно: режим загрузки адресуемых регистров и режим формирования адресов обращения.

В режиме загрузки в группу регистров 4 производится запись кодов начальных адресов зон блока памяти, отведенных для буферного запоминающего устройства и их информационных объемов, а в регистр 9 заносится код количества используемых в данном сеансе обмена регистров 4.

В режиме загрузки каждого из регистров 4 и регистра 9 на входы 15 и 16 устройства устанавливаются соответственно данные, загружаемые в регистр, и его адрес в сопровождении сигнала по входу 17 синхронизации загрузки. Запись данных в указанные регистры производится выходными сигналами дешифратора 6. В каждый из регистров 4 записывается код начального адреса соответствующей зоны блока памяти, отведенной для буфера и ее информационный объем, а в регистр 9 заносится код количества используемых в данном сеансе обмена регистров 4, который следующим сигналом синхронизации загрузки переписывается в счетчик 8. После записи данных в каждый из регистров 4, сигналом по входу 17, задержанным на элементе 13 задержки, осуществляется перепись части содержимого регистров 4 с кодом информационных емкостей зон буферной памяти в соответствующие счетчики 3, а в счетчик 1 переписывается код начального адреса первой буферной зоны. Следует отметить, что в этом режиме последовательность загрузки регистров должна быть такова: регистр 9, регистр 4 с кодом начального адреса и объема первой буферной зоны, регистр 4 с кодом начального адреса и объема второй зоны блока памяти и т. д.

По окончании режима загрузки устройство готово к работе в режиме формирования адресов обращения к блоку памяти. Исходным для этого режима является состояние, при котором в счетчике 8 хранит4

ся код числа используемых регистров 4, а в счетчике 1, т. е. на адресных выходах 18 устройства, хранится код начального адреса первой зоны буферной памяти.

При необходимости модификации адреса по входу 14 синхронизации поступает сигнал, который добавляет единицу в содержимое счетчика 1 и, проходя через открытый элемент 5 группы, уменьшает на единицу содержимое счетчика 3, в котором хранится код текущего информационного объема первой зоны буферной памяти. Формирование последующих адресов обращения для первой буферной зоны производится в устройстве аналогично.

По окончании формирования адресов первой буферной зоны на выходе заема счетчика 3 первой буферной зоны появляется сигнал, который через элемент ИЛИ 12 поступает на вычитающий вход счетчика 8, уменьшая его содержимое на единицу. При этом выходные сигналы счетчика 8, воздействуют на адресные входы мультиплексора 2, подключают к информационным входам счетчика 1 выходные сигналы регистра 4, в котором хранится начальный код адреса второй буферной зоны. Выходной сигнал элемента ИЛИ 12, проходя через элемент ИЛИ 10 и элемент 13 задержки, обеспечивает запись в счетчик 1 кода начального адреса второй буферной зоны. Формирование адресов второй буферной зоны и переход к последующим буферным зонам в устройстве производится аналогично.

По окончании формирования адресов обращения буферной памяти на выходе заема счетчика 3 последней буферной зоны, т. е. на выходе 19 управления, появляется сигнал, свидетельствующий об окончании цикла формирования адресов. Этот сигнал через элемент ИЛИ 11 перепишет из регистра 9 в счетчик 8 код количества используемых регистров 4, а через элемент ИЛИ 10 и элемент 13 задержки перепишет содержимое регистра 4 первой буферной зоны в счетчик 1 и восстанавливает информационные объемы в счетчиках 3. После этого устройство готово к выполнению следующего цикла формирования адресов.

Claims (1)

1. Формула изобретения

   Устройство для адресации буферной памяти, содержащее первый и второй счетчики, группу счетчиков, группу регистров, группу элементов И, элемент ИЛИ, первый дешифратор, выходы группы которого подключены к входам записи соответствующих регистров группы, информационные входы которых объединены и являются входами загрузки данных устройства, первые входы элементов И группы объединены и являются входом синхронизации устройства, выходы первого счетчика являются адресными вы1485255

   ходами устройства, отличающееся тем, что, с целью расширения области применения устройства за счет использования для буферной памяти отдельных зон накопителя, оно содержит регистр, второй дешифратор, муль- $ типлексор, второй и третий элементы ИЛИ и элемент задержки, вход которого подключен к выходу первого элемента ИЛИ, первый вход которого является входом синхронизации загрузки и подключен к первому входу второго элемента ИЛИ и к синхровходу первого дешифратора, информационные входы которого являются входами загрузки адреса устройства, выход первого дешифратора подключен к синхровходу регистра, информационные, входы которого 15 подключены к информационным входам регистров группы, выходы регистра подключены к информационным входам второго счетчика, вход записи которого подключен к выходу второго элемента ИЛИ, второй вход которого является выходом конца цикла формирования адресов устройства и подключен к второму входу первого элемента ИЛИ

   и к выходу заема одного из счетчиков группы, выходы заемов других счетчиков группы подключены к входам третьего элемента ИЛИ, выход которого подключен к третьему входу первого элемента ИЛИ и к входу вычитания второго счетчика, выходы которого подключены к входам второго дешифратора и к управляющим входам мультиплексора, информационные входы которого подключены к выходам первых групп регистров группы, выходы вторых групп которых подключены к информационным входам счетчиков группы, входы записи которых подключены к выходу элемента задержки и к входу записи первого счетчика, информационные входы которого подключены к выходам мультиплексора, счетный вход первого счетчика подключен к первым входам элементов И группы, вторые входы которых подключены к соответствующим выходам второго дешифратора, выходы 20 элементов И группы подключены к входам вычитания соответствующих счетчиков группы.