SU1566372A1 - Устройство экранной пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в растровых диспле х персональных ЭВМ и графических терминалах. Цель изобретени  - повышение быстродействи  устройства за счет увеличени  скорости модификации битовой карты изображени  в пам ти и уменьшени  среднего времени доступа к экранной пам ти. Поставленна  цель достигаетс  тем, что устройство содержит блок 1 пам ти, блок 2 синхронизации, регистр 3 адреса, интерфейсный блок 4, мультиплексор 5, счетчик 6 адреса, регистр 7 сдвига, буферный регистр 8, счетчик 9 цикла, блок 10 арбитража, вход-выход 11, информационный выход 12. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в растровых диспле х персональных ЭВМ и графических терминалах

Цель изобретени  - повышение быстродействи  устройства за счет увеличени  скорости модификации битовой карты изображени  в пам ти и уменьшени  среднего времени доступа и экранной пам ти .

На фиг. 1 показана структурна  схема устройства; на фиг. 2 - временна  диаграмма разделени  циклов пам ти. Устройство содержит блок 1 пам ти , блок 2 синхронизации, регистр 3 адреса, интерфейсный блок А, мультиплексор 5, счетчик 6 адреса, регистр 7 сдвига, буферный регистр 8, счетчик 9 Цикла и блок 10 арбитража. Устройство имеет вход-выход 11 и информационный выход 12.

Устройство работает следующим образом .

При считывании из хран щейс  в блоке 1 пам ти битовой карты очередной строки телевизионного растра бло 2 синхронизации формирует непрерывную последовательность циклов пам ти с периодом Ti При этом разр дность считываемого из блока 1 пам ти слова дл  выдачи информации на экран монитра и количество бит на элемент изобржени  выбраны таким образом, что дл  воспроизведени  его на экране необходимо считывать из блока 1 пам ти по одному слову с периодом 2Т. Поэтому в отсутствие запросов на обмен с пам тью со стороны процессора каждый первый из двух последовательных циклов пам ти выдел етс  дл  считывани  очередного слова из блока 1 пам ти и записи его в буферный регистр 8, что схематически показано на фиг.2 унпжн   штриховка на участках 1 и 2 диаграммы).

Подсчет четных и нечетных циклов пам ти производитс  счетчиком 9 цикла , по состо нию которого блок 10 арбитража в отсутствие запросов от интерфейсного блока k разрешает инкре- ментирование счетчика f адреса каждый нечетный цикл -и выработку строба записи слова из блока 1 пам ти в буферный регистр 8. При поступлении запросов на обмен со стороны интерфейс ного блока 1 (эти моменты схематически показаны стрелками на фиг. 2) бло 10 арбитража разрешает обмен с блоко

0

5

0

5

5

0

35

40

45

50

1пам ти в следующем цикле (верхн   штриховка на участках 2, 4 и 5 Диаграммы , фиг. 2). При этом, в зависимости от момента поступлени  запроса, дл  считывани  и записи в буферный регистр 8 очередного слова видеостроки выдел етс  остающийс  свободным цикл из текущей пары - либо второй, как на участках k и 5, либо первый, как на участке 3. Текущий адрес слова хранитс  на регистре 3 адреса, куда переписываетс  по сигналу от блока

2синхронизации через мультиплексор 5 либо со счетчика 6 адреса, либо из интерфейсного блока А, в зависимости от состо ни  блока 10 арбитража. Сигналы выборки дл  элементов пам ти формируютс  блоком 2 синхронизации

в каждом цикле, сигнал Запись выдаетс  интерфейсным блоком Ц в том случае , если текущий цикл представл ет собой цикл обмена с блоком 1 пам ти и выполн етс  операци  записи.

Прин тый механизм арбитража обеспечивает доступ к блоку 1 пам ти в следующем цикле без нарушени  процесса выдачи изображени  на экран мони- :ора и без помех на экране. Буферный регистр 8 введен в схему дл  обеспечени  поступлени  очередного слова в регистр 7 сдвига через заданные промежутки времени, так как момент записи видеослова в буферный регистр 8 зависит от состо ни  блока 10 арбитража , а в регистр 7 сдвига очередное слово переписываетс  из буферного регистра 8 с периодом 2Т в конце каждого четного цикла блока 1 пам ти, после чего поступает в виде групп разр дов (в зависимости от формата выдачи ) на информационный выход 12.

Блок 2 синхронизации (фиг.1) . в состав контроллера управлени  предназначен дл  генерации поондова тельности сигналов управлени  схемами блока 1 пам ти в соответствии с их временной диаграммой. В частности, в ПЭВМ Электроника УК НЦ применены микросхемы ПЗУ динамического типа К 5б5 РУ5, временна  диаграмма их работы , состав и временные соотношени  между сигналами управлени  привод тс  в справочниках по интегральным микросхемам (сигналы А0-А7, KAS, CAS). При создании более быстродействующих контроллеров, на которые рассчитано предлагаемое устройство, необходимо примен ть микросхемы пам ти с умень 1

темным временем цикла, например сга- тимеские ОЯУ типа К132РУ10. В этом случае блок 2 синхронизации должен генерировать последовательность адресов , сигналов выборки и записи в соответствии с временной диаграммой работы этой микросхемы (сигналы на шинах адреса, WP, СЕ, ПК).

Интерфейсный блок содержит средства дл  обеспечени  временной диаграммы обмена по магистрали МПИ (Q-BUS), прин той в качестве системной магистрали в ПЭВМ Электроника УК НЦ. Совместна  работа блока 2 синхронизации и интерфейсного блока 4 обеспечивает доступ процессора к блоку 1 пам ти по магистрали МПИ.

Блок 10 арбитража (фиг . 1) представл ет собой устройство анализа приоритета с двум  входами, выполненное по любой из известных схем с тем отличием, что приоритет процессора при обращении к видеопам ти измен етс  в зависимости от того, постпает за вка на обмен в четном цикле пам ти или в нечетном. Блок 10 арбитража  вл етс  устройством анализа условного приоритета. В качестве услови  анализа приоритетов в устройстве выступает состо ние счетчика 3 цикла. Этот счетчик отсчитывает четные и нечетные циклы блока пам ти. Запрос на обмен процессора с блоком 1 пам ти в нечетном цикле имеет более высокий приоритет, а в четном - более низкий, чем периодическа  процедура чтени  очередного слова данных из блока 1 пам ти и записи его в буферный регистр 8.

Claims (1)

1. Формула изобретени 

   Устройство экранной пам ти, содержащее блок пам ти, блок синхронизации , регистр адреса, интерфейсный блок, мультиплексор, счетчик адреса и регистр сдвига, причем синхровход блока пам ти подключен к первому выходу блока синхронизации, второй

   ход которого подключен к синхровхо- ду регистра адреса, вход-выход которого подключен к адресному входу-выходу блока пам ти, информационный вход-выход которого подключен к внутреннему входу-выходу интерфейсного блока, внешний вход-выход которого  вл етс  входом-выходом устройства,

   выход интерфейсного блока подключен к первому информационному входу мультиплексора , второй информационный вход которого подключен к информационному выходу счетчика адреса, выход мультиплексора подключен к информационному входу регистра адреса, третий выход блока синхронизации подключен к входу сдвига регистра сдвига, выход которого  вл етс  информационным выходом устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства за счет увеличени  скорости модификации битовой карты изображени  в пам ти

   и уменьшени  среднего времени доступа к экранной пам ти, устройство содержит буферный регистр, счетчик цикла и блок арбитража, причем вход записи буферного регистра подключен к

   входу записи регистра сдвига и к четвертому выходу блока синхронизации, выход буферного регистра подключен к информационному входу регистра сдвига , информационный вход буферного регистра подключен к информационному входу-выходу блока пам ти, вход блока синхронизации подключен к управл ющему входу мультиплексора и к выходу состо ни  блока арбитража, вход управлени  приоритетом которого подключен к выходу счетчика цикла и счетному входу счетчика адреса, вход разрешени  счета которого подключен к выходу управлени  строкой блока арбитража , выход разрешени  обмена и вход запроса которого подключены соответственно к входу р-кзрепени  и выходу запроса интерфейсного блока, счетный вход счетчика цикла подключен к п тому выходу синхронизации.

   v W i (V i f

   i i

   t