JPS6117184A - Ｃｒｔデイスプレイのキヤラクタゼネレ−タア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は、主としてパーソナルコンピュータで使用され
るＣＲＴディスプレイのキャラクタゼネレータをＣＲＴ
コントローラおよびＣＰＵによりアクセスする方式に関
する。

〈従来技術〉 ＣＲＴディスプレイの画面上に表示されるキャラクタの
パターンは、キャラクタゼネレータというメモリに記憶
されているが、これにＣＰＵから書き込みを行なうよう
な場合は、ＣＰＵの７ドレスバスをキャラクタゼネレー
タに接続して該キャラクタゼネレータをＣＥ”　Ｕのメ
モリマツプ上に配置し、直接ＣＰＵからキャラクタゼネ
レータをアクセスする方式が一般的である。

ところが、キャラクタゼネレータは、そのキャラクタを
ＣＲＴ画面に表示するときには、ＣＲＴコンｔローラに
よりアクセスされるから、キャラクタゼネレータのアド
レスバスはＣＲＴコンＦローラのアドレスにも接続して
おく必要があり、更にキャラクタゼネレータのアドレス
バスｌこデータセレクタを設けて、数多くのアドレスバ
スをＣＰＵ側とＣＲＴコントローラ側とに一度に切り換
えるようにしなければならない。

しかし、これでは回路構成が複雑化するぽかりでなく、
ＣＰＵのメインメモリの多くの部分がキャラクタゼネレ
ータをアクセスするためのデータに占有されることにな
り、ＣＰＵの動作が制限される欠点がある。

〈発明の目的〉 ところで、一般のＣＲＴディスプレイでは、ＣＲＴコン
トローラが常時ビデオＲＡ　Ｍをアクセスし、該ビデオ
ＲＡ　Ｍの出力でキャラクタゼネレータの上位アドレス
が指定されるようになっており、しかもビデオＲＡ　Ｍ
の全アドレスがＣＲＴ画面上の表示に関与している訳で
はない。

本発明は、上記の事実に着目し、ビデオＲＡ　Ｍのアド
レスのうち、表示に関与しないアドレスにキャラクタゼ
ネレータのアクセスしたい上位アドレスを記憶させ、該
ビデオＲＡＭを通じてキャラクタゼネレータをアクセス
することがでとるようにすることに上って、従来の欠点
を解消しようとするものであって、数多くのアドレスバ
スを一度に切り換えるようなデータセレクタを不要にし
て回路構成を簡略化するとともに、キャラクタゼネレー
タを直接アクセスする場合のＣＰＵへの負担増加をなく
すことを目的とする。

〈発明の構成〉 本発明は、上記の目的を達成するために、ＣＲＴコント
ローラからの画像表示期間をしめす表示信号を受けて水
平帰線信号を出力する水平帰線発生回路と、前記水平帰
線信号が人力したとき所定のアドレスを出力するアドレ
スマルチプレクサと、前記アドレスマルチプレクサから
のアドレス指定により垂直帰線期間に対応する所定アド
レスに、キャラクタゼネレータのアクセスすべき所望の
上位アドレスデータを記憶するビデオＲＡＭと、ＣＰＵ
に水平帰線期間の開始を知らせるとともにＣＰＵから出
力されるキャラクタゼネレータのアクセスすべき所望の
下位アドレスであるラスターアドレスをセットする入出
力ポートと、水平帰線期間が開始するとキャラクタゼネ
レータのラスターアドレス入力を前記人出力ポート側に
切１）換えるラスターマルチプレクサとを備え、ＣＲＴ
コントローラの水平帰線期間中にビデオＲＡ　Ｍの垂直
帰線期間に対応する所定アドレスから上位アドレスデー
タを読み出し、この上位アドレスと入出力ポートからの
ラスターアドレスとによりキャラクタゼネレータの所望
のアドレスをアクセスするようにしたものである。

〈実施例〉 以下、本発明を図面に示す実施例に基づいて詳細に説明
する。図面は本発明のアクセス方式のブロック図であっ
て、同図中、符号１はＣＲＴコントローラ、２はＣＰＵ
、３はアドレスマルチプレクサ、４はビデオＲＡＭ、５
はラッチ回路、６０〜６２（以下、符号６で示す）はキ
ャラクタゼネレータ、７０〜７２（以下、符号７で示す
）はパラレル／シリアル変換器である。

前記ＣＲＴコントローラ１はＣＲＴ（図示せず）画面上
での表示位置を指定するりフレッシュメモリアドレスＭ
ａを発生するとともに、各キャラクタパターンのラスタ
一番号を指定するラスターアドレスＲａを発生する。Ｃ
ＲＴコントローラ１のリフレッシュメモリアドレスＭａ
は、アドレスマルチプレクサ３を通じてビデオＲＡＭ４
に入力するが、このビデオＲＡＭ４にはＣＰＵ２のアド
レスバス八Ｂが前記アドレスマルチプレクサ３を介して
接続されるようになっている。しかしてアドレスマルチ
プレクサ３がＣＰＵ２側に切り換わると、ビデオＲＡＭ
４がＣＰＵ２によりアクセスされ、ＣＲＴ画面上の所要
位置に表示したいキャラクタのフードがＣＰＵ２のデー
タバスＩＩＢを通じてビデオＲＡＭ４の該当番地に記憶
され、アドレスマルチプレクサ３がＣＲＴコントローラ
１側に切り換わると、ＣＲＴコントローラ１のアクセス
によりビデオＲＡＭ４に格納された前記キャラクタコー
ドが読み出される。このビデオＲＡＭ４がらの出力は、
ＣＲＴ画面の所要位置に表示すべきキャラクタのコード
であって、キャラクタゼネレータ６に対してはその上位
アドレスを指定するものである。前記ＣＲＴコントロー
ラ１のラスターアドレスＲａは、カウンタ８、ラスター
マルチプレクサ９を通じてキャラクタゼネレータ６に入
力する。

このラスターアドレスＲａと、前記ビデオＲＡ　Ｍ４か
らの上位アドレスとによりキャラクタゼネレータ６の１
アドレスが指定され、該キャラクタゼネレータ６からは
１キャラクタ分のドツトデータが読み出される。キャラ
クタゼネレータ６からの出力はパラレルデータであるか
ら、パラレル／シリアル変換器７でシリアルデータに変
換され、ＣＲＴへ送出され、その画面の所定位置に表示
される。

しかしてＣＲＴコントローラ１は画像表示期間を示す表
示期間信号（ＤＩＳＰＴＭに）を出力しているが、水平
帰線発生回路１０はこの表示帰線信号を導入して、水平
帰線期間を示す水平帰線信号Ｈｓを出力する。この水平
帰線信号Ｈｓは前記アドレスマルチプレクサ３と、ラス
ターマルチプレクサ９と、ＣＰＵ２の入出力ポート１１
とに入力する。アドレスマルチプレクサ３は前記水平帰
線信号Ｈｓを受けると、ビデオＲＡ　Ｍ　４に対して所
定のアドレスを指定するようになっている。該所定アド
レスは、この実施例では、ビデオＲＡＭ４の最終番地で
あって、該ビデオＲＡ　Ｍ　４を２にバイトとすると、
２０４７番地である。なお、ＣＰＵ２のアドレスバス八
Ｂ、データバスＩ）Ｂ等の信秀線に付した（８　）（１
１）（３）等の数字は、ビデオＲＡＭ４を２にバイトと
した場合の各信号線の本数である。

ところで、ビデオＲＡＭ４の記憶は、そのすべてが読み
出され表示されるものではなく、垂直帰線期間に対応す
る番地の記憶は表示されず、垂直帰線期間に対応する部
分を除いた部分の記憶のみが読み出され表示される。い
まビデオＲＡ　Ｍ　４を２にバイトとし、ＣＲＴ画面上
の横−行当たりの表示文字数を８０文字とすると、０〜
１９９９番地が表示期間のアドレスで、２０００〜２０
４７番地が垂直帰線期間のアドレスとなる。この垂直帰
線期間のアドレスに記憶したデータはＣＲＴ画面上に表
示されないから、該垂直帰線期間のアドレスにどのよう
なデータを記憶させておいても、ＣＲＴ画面上の表示に
支障を生じない。本発明はこの事実に着目し、ＣＰＵ２
で゛アクセスすベトキャラクタゼネレータ６の上位アド
レスを、ビデオＲＡ　Ｍ　４にお□ける垂直帰線期間に
対応する番地に格納するものである。アクセスすべきキ
ャラクタゼネレータ６の上位アドレスを格納する番地は
、垂直帰線期間に対応する番地であればよいが、この実
施例では前述のように、垂直帰線期間に対応する番地の
うち最終番地を利用する。

ＣＰｔＪ２はアドレスバス八Ｂを通じてビデオＲＡＭ４
の所定アドレス（最終番地）を指定し、データバスＩ）
Ｂを通してキャラクタゼネレータ６の所望の上位アドレ
スのデータを入力することによって、ビデオＲＡＭ４の
所定アドレス（最終番地）に所望のアドレスデータを記
憶させる。水平帰線期間中はアドレスマルチプレクサ３
が所定アドレス（最終番地）を指定するから、該所定ア
ドレスの指定により、該アドレスに記憶されたアドレス
データは、水平帰線期間中にアクセスされて読み出され
、ラッチ回路５を通じてキャラクタゼネレータ６に入力
する。これによってキャラクタゼネレータ６のアクセス
すベト所望のアドレスのうち、上位アドレスが指定され
る。

一方、キャラクタゼネレータ６のアクセスすべぎ所望の
アドレスのうち、下位のラスターアドレスは、ＣＰＵ　
２のデータバスＩ）Ｂから入出力ポート１１およびラス
ターマルチプレクサ９を通してキャラクタゼネレータ６
に供給される。入出力ポート１１は水平帰線信号Ｈｓを
導入して水平帰線期間の開始を検出し、水平帰線期間が
始まった時にＣＰＵ２からのラスターアドレスをラスタ
ーアドレスマルチプレクサ９に出力する。ラスターマル
チプレクサ９は同じく水平帰線信号Ｈｓを導入して、水
平帰線期間が始まると、そのラスターアドレスの入力を
ＣＲＴコントローラ１側から入出力ポー−ト１１側に切
り換える。これによってキャラクタゼネレータ６には、
アクセスすべきアドレスのうち下位のラスターアドレス
が入力する。

以上のようにビデオＲＡ　Ｍ　４を通じてキャラクタゼ
ネレータ６の上位アドレスが指定され、入出力ボート１
１およびラスターマルチプレクサ９を通じてラスターア
ドレスが指定されると、キャラクタゼネレータ６の所望
のアドレスがアクセスされたことになる。この時点でＣ
ＰＵ２のデータバス［ｌＢから書き込むべきデータを入
力すると、キャラクタゼネレータ６の所望アドレスに所
望のデータが書き込まれるに至る。

キャラクタゼネレータ６に記憶されたキャラクタのドツ
トパターンをＣＲＴやプリンタで確認したいような場合
は、上記と同様の動作によりＣＰＵ２がキャラクタゼネ
レータ６をアクセスする。

ＣＰＵ２はキャラクタゼネレータ６の所望のアドレスの
データを読み出し、そのデータをデータバスＤＢを通し
て取り込み、ＣＲＴやプリンタに送出する。

なお、水平帰線期間の検出からＣＰＵ２によるキャラク
タゼネレータ６の書き込み／読み出しが完了するまでの
時間が、１水平帰線期間内に収まらない場合は、次の水
平帰線期間の開始を待ち、その水平帰線期間に前記の書
き込み／読み出しを続行する。

〈発明の効果〉 本発明は上述のように、ビデオＲＡ　Ｍの表示に関与し
ない番地にキャラクタゼネレータのアクセスすべ糎所望
の上位アドレスのデータを記憶し、水平帰線期間中にこ
れを読み出してキャラクタゼネレータの上位アドレスを
設定し、キャラクタゼネレータのラスターアドレスは他
の入出力ボードから設定するようにしたもので、従来の
ようにＣＰＵのアドレスバスをキャラクタゼネレータに
直結しなくとも、ＣＰＵからキャラクタゼネレータをア
クセスすることができ、信号線を直結したりデータセレ
クタを介在させる必要がなく、回路構成を簡略化するこ
とができる。しかも、ＣＰＵのメインメモリが、キャラ
クタゼネレータをアクセスするためのデ゛−夕で占有さ
れるようなことがないから、ＣＰＵのメインメモリを他
の制御動作のために使用することができ、ＣＰＵの動作
が制限されない。

【図面の簡単な説明】

図面は本発明の一実施例のブロック図である。 １・・・ＣＲＴコントローラ、２・・・ＣＰＵ、３・・
・アドレスマルチプレクサ、４・・・ビデオＲＡＭ、６
（６０〜６２）・・・キャラクタゼネレータ、９・・・
ラスターマルチプレクサ、１０・・・水平帰線発生回路
、１１・・・入出カポ−）。

Claims (1)

【特許請求の範囲】
1. （１）ＣＲＴコントローラおよびＣＰＵによりキャラク
   タゼネレータをアクセスする方式であって、ＣＲＴコン
   トローラからの画像表示期間をしめす表示信号を受けて
   水平帰線信号を出力する水平帰線発生回路と、前記水平
   帰線信号が入力したとき所定のアドレスを出力するアド
   レスマルチプレクサと、前記アドレスマルチプレクサか
   らのアドレス指定により垂直帰線期間に対応する所定ア
   ドレスに、キャラクタゼネレータのアクセスすべき所望
   の上位アドレスデータを記憶するビデオＲＡＭと、ＣＰ
   Ｕに水平帰線期間の開始を知らせるとともにＣＰＵから
   出力されるキャラクタゼネレータのアクセスすべき所望
   の下位アドレスであるラスターアドレスをセットする入
   出力ポートと、水平帰線期間が開始するとキャラクタゼ
   ネレータのラスターアドレス入力を前記入出力ポート側
   に切り換えるラスターマルチプレクサとを備え、ＣＲＴ
   コントローラの水平帰線期間中にビデオＲＡＭの垂直帰
   線期間に対応する所定アドレスから上位アドレスデータ
   を読み出し、この上位アドレスと入出力ポートからのラ
   スターアドレスとによりキャラクタゼネレータの所望の
   アドレスをアクセスするようにしたことを特徴とするＣ
   ＲＴディスプレイのキャラクタゼネレータアクセス方式
   。