DE102015105957A1

DE102015105957A1 - SRAM-Zellen mit Vertigal-Rundumgate-MOSFETs

Info

Publication number: DE102015105957A1
Application number: DE102015105957.6A
Authority: DE
Inventors: Jhon Jhy Liaw
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2014-09-15
Filing date: 2015-04-20
Publication date: 2016-03-17
Also published as: US20160078922A1; CN105788628A; CN105788628B; US11031073B2; US20170301393A1; KR20160031932A; US9691471B2; TW201611242A; KR101701572B1; US20210295903A1; KR20160032049A; KR101772313B1; TWI560855B

Abstract

Eine Statische Direktzugriffsspeicher(SRAM)-Zelle weist einen ersten Rand und einen zweiten Rand, der dem ersten Rand gegenüberliegt und parallel zu ihm ist, einen ersten und einen zweiten Pullup-Transistor, einen ersten und einen zweiten Pulldown-Transistor, die mit dem ersten und dem zweiten Pullup-Transistor überkreuz gelatchte Inverter ausbilden, sowie einen ersten und einen zweiten Pass-Gate-Transistor auf. Jeder von dem ersten und zweiten Pullup-Transistor, dem ersten und zweiten Pulldown-Transistor sowie dem ersten und zweiten Pass-Gate-Transistor weist eine Bodenplatte als einen ersten Source-/Drain-Bereich, einen Kanal über der Bodenplatte und eine Deckplatte über dem Kanal als einen zweiten Source-/Drain-Bereich auf. Die SRAM-Zelle weist ferner einen ersten, einen zweiten, einen dritten und einen vierten aktiven Bereich auf, die sich alle vom ersten Rand bis zum zweiten Rand erstrecken.

Description

ALLGEMEINER STAND DER TECHNIK
Statische Direktzugriffsspeicher (SRAM) werden in integrierten Schaltungen allgemein verwendet. SRAM-Zellen weisen das vorteilhafte Merkmal auf, Daten bereitzuhalten, ohne dass ein Auffrischen erforderlich wird. Mit den wachsenden Anforderungen an die Geschwindigkeit von integrierten Schaltungen wird auch die Lesegeschwindigkeit und Schreibgeschwindigkeit von SRAM-Zellen immer wichtiger. Außerdem muss die parasitäre Kapazität der Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET) in den SRAM sehr niedrig sein, um für die Hochgeschwindigkeits-SRAM-Zellen geeignet zu sein.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Ausbildungen der vorliegenden Offenbarung sind am besten anhand der nachfolgenden ausführlichen Beschreibung zu verstehen, wenn sie mit den beigefügten Figuren gelesen wird. Es wird angemerkt, dass im Einklang mit der üblichen Vorgehensweise in der Industrie die verschiedenen Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale aus Gründen der Verständlichkeit der Darlegung beliebig vergrößert oder verkleinert sein.
Die 1 und 2 sind Schaltbilder einer Statischen Direktzugriffsspeicher(SRAM)-Zelle, die Pass-Gate-Transistoren vom n-Typ gemäß einigen Ausführungsformen aufweist;
3 ist eine Querschnittsansicht eines n-Typ- und eines p-Typ-Vertikal-Rundumgate(VGAA)-Transistors gemäß einigen Ausführungsformen;
4 stellt eine schematische Querschnittsansicht der verschiedenen Ebenen von VGAA-Transistoren und von den Merkmalen in den unterschiedlichen Ebenen gemäß einigen Ausführungsformen dar;
5 ist ein Entwurfsbeispiel einer SRAM-Zelle gemäß einigen Ausführungsformen, wobei die Kanalbereiche der VGAA-Transistoren Nanodrähte sind;
6 ist ein Entwurfsbeispiel einer SRAM-Zelle gemäß einigen Ausführungsformen, wobei die Kanalbereiche der VGAA-Transistoren Nanoschienen sind;
die 7 bis 11 sind die Entwürfe von SRAM-Zellen gemäß Ausführungsbeispielen;
12 stellt eine Anordnung von SRAM-Zellen sowie der entsprechenden aktiven Bereiche und Bandzellen gemäß verschiedenartigen Ausführungsformen dar;
13 stellt die Ausrichtungen von SRAM-Zellen in einer SRAM-Zellen-Anordnung gemäß verschiedenartigen Ausführungsformen dar;
14 stellt eine schematische Blockdarstellung von SRAM-Zellen-Anordnungen und der entsprechenden Bandzellen gemäß verschiedenartigen Ausführungsformen dar;
15 stellt eine schematische Blockdarstellung einer einzigen SRAM-Zellen-Anordnung und der entsprechenden Bandzellen gemäß verschiedenartigen Ausführungsformen dar;
die 16 und 17 sind Schaltbilder einer SRAM-Zelle mit Pass-Gate-Transistoren vom p-Typ gemäß einigen Ausführungsformen;
18 ist ein Entwurfsbeispiel einer SRAM-Zelle mit Pass-Gate-Transistoren vom p-Typ gemäß einigen Ausführungsformen, wobei die Kanalbereiche der VGAA-Transistoren Nanodrähte sind; und
19 ist ein Entwurfsbeispiel einer SRAM-Zelle gemäß einigen Ausführungsformen, wobei die Kanalbereiche der VGAA-Transistoren Nanoschienen sind.
AUSFÜHRLICHE BESCHREIBUNG
Die nachfolgende Offenbarung liefert viele unterschiedliche Ausführungsformen oder Beispiele für die Realisierung unterschiedlicher Merkmale der Erfindung. Nachfolgend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Selbstverständlich sind das nur Beispiele, und sie sind nicht zur Einschränkung gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und zweite Merkmal in einem direkten Kontakt ausgebildet werden, und es kann auch Ausführungsformen umfassen, bei denen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale derart ausgebildet werden können, dass das erste und zweite Merkmal nicht in einem direkten Kontakt sein können. Außerdem können sich in der vorliegenden Offenbarung in den verschiedenartigen Beispielen Bezugsziffern und/oder Zeichen wiederholen. Diese Wiederholung dient der Vereinfachung und Übersichtlichkeit und ergibt von sich aus keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen.
Ferner können hier räumliche Relationsbegriffe, wie z. B. ”darunter liegend”, ”unten”, ”unterer”, ”darüber liegend”, ”oberer” und dergleichen, der Einfachheit der Beschreibung wegen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (anderen Elementen oder Merkmalen) zu beschreiben, wie in den Figuren dargestellt ist. Die räumlichen Relationsbegriffe sind dazu gedacht, verschiedene Ausrichtungen des Bauelements im Einsatz oder beim Betrieb zusätzlich zu der Ausrichtung zu umfassen, die in den Figuren dargestellt ist. Die Vorrichtung kann auf eine andere Weise ausgerichtet (90 Grad oder in andere Richtungen gedreht) werden, und die hier verwendeten räumlichen Kennzeichnungen können ebenso dementsprechend interpretiert werden.
Statische Direktzugriffsspeicher(SRAM)-Zellen, die Vertikal-Rundumgate(VGAA)-Transistoren aufweisen, werden gemäß verschiedenartigen Ausführungsbeispielen bereitgestellt. Die Varianten der Ausführungsformen werden erörtert. In den verschiedenartigen Ansichten und veranschaulichenden Ausführungsformen werden durchgängig die gleichen Bezugsziffern verwendet, um gleiche Elemente zu kennzeichnen.
1 zeigt ein Schaltbild einer SRAM-Zelle 10 gemäß einigen Ausführungsformen. Die SRAM-Zelle 10 umfasst Pass-Gate-Transistoren PG-1 und PG-2, Pullup-Transistoren PU-1 und PU-2, die P-Typ-Metall-Oxid-Halbleiter(PMOS)-Transistoren sind, und Pulldown-Transistoren PD-1 und PD-2, die N-Typ-Metall-Oxid-Halbleiter(NMOS)-Transistoren sind. Die Pass-Gate-Transistoren PG-1 und PG-2 sind gemäß einigen Ausführungsformen Transistoren vom N-Typ. Die Gates der Pass-Gate-Transistoren PG-1 und PG-2 sind an eine Wortleitung WL angeschlossen und werden durch sie gesteuert, welche bestimmt, ob die SRAM-Zelle 10 ausgewählt wird oder nicht. Ein Latch, der durch die Pullup-Transistoren PU-1 und PU-2 und die Pulldown-Transistoren PD-1 und PD-2 gebildet wird, speichert ein Bit, wobei die Komplementärwerte des Bits im Speicherknoten 110 und Speicherknoten 112 gespeichert werden. Das gespeicherte Bit kann über die Bitleitung BL und die Bitleitungsschiene BLB in die SRAM-Zelle 10 eingeschrieben oder aus ihr ausgelesen werden, wobei die BL und BLB komplementäre Bitleitungssignale weiterleiten können. Die SRAM-Zelle 10 wird durch einen positiven Stromzuführungsknoten CVdd, der eine positive Stromzuführungsspannung aufweist (die auch als CVdd bezeichnet wird), mit Strom versorgt. Die SRAM-Zelle 10 ist auch an einen Stromzuführungsknoten/eine Spannung CVss angeschlossen, der eine elektrische Erde sein kann.
Die Sources der Pullup-Transistoren PU-1 und PU-2 an die Stromzuführungsspannung/den Knoten CVdd angeschlossen. Die Sources der Pulldown-Transistoren PD-1 und PD-2 sind an die Stromzuführungsspannung/den Knoten CVss angeschlossen. Die Gates der Transistoren PU-1 und PD-1 sind mit den Drains der Transistoren PU-2 und PD-2 verbunden, deren Verbindungsknoten der Speicherknoten 112 ist. Die Gates der Transistoren PU-2 und PD-2 sind mit den Drains der Transistoren PU-1 und PD-1 verbunden, deren Verbindungsknoten der Speicherknoten 110 ist. Der Source-Bereich des Pass-Gate-Transistors PG-1 ist an einem Bitleitungsknoten mit der Bitleitung BL verbunden, und der Drain-Bereich des Pass-Gate-Transistors PG-1 ist mit dem Speicherknoten 110 verbunden. Der Source-Bereich des Pass-Gate-Transistors PG-2 ist an einem Bitleitungsschienenknoten mit der Bitleitungsschiene BLB (einer ergänzenden Bitleitung) verbunden, und der Drain-Bereich des Pass-Gate-Transistors PG-2 ist mit dem Speicherknoten 112 verbunden.
2 zeigt ein alternatives Schaltbild einer SRAM-Zelle 10, wobei die Transistoren PU-1 und PD-1 in 1 als erster Inverter, Inverter-1, dargestellt werden und wobei die Transistoren PU-2 und PD-2 als zweiter Inverter, Inverter-2, dargestellt werden. Der Ausgang des ersten Inverters, Inverter-1, ist mit dem Transistor PG-1 und dem Eingang des zweiten Inverters, Inverter-2, verbunden. Der Ausgang des zweiten Inverters, Inverter-2, ist mit dem Transistor PG-2 und dem Eingang des zweiten Inverters, Inverter-2, verbunden.
3 zeigt eine Querschnittsansicht von Beispielen für VGAA-Transistoren, die gemäß einigen Ausführungsformen einen VGAA-Transistor vom p-Typ 14A und einen VGAA-Transistor vom n-Typ 14B umfassen. Die VGAA-Transistoren 14A und 14B weisen vertikale Kanäle auf, und die Gate-Dielektrika sowie die Gate-Elektroden bilden vollständige Ringe aus, welche die entsprechenden vertikalen Kanäle umschließen. Außerdem liegt in einem VGAA-Transistor der eine von den Source-/Drain-Bereichen über dem entsprechenden Kanal, und der andere von den Source-/Drain-Bereichen liegt unter dem entsprechenden Kanal. Grabenisolations(STI)-Bereiche 11 legen Teile der Halbleiterbereiche (wie z. B. N-Wanne 22A, P-Wanne 22B und/oder Halbleitersubstrat 20) als mehrere aktive Bereiche (auch als OD-Bereiche bezeichnet) fest. Die N-Wanne 22A kann mit P, As, Sb, Ge, N, C oder Kombinationen davon dotiert sein. Die P-Wanne 22B kann mit B11, BF₂, In, Ge, N, C oder Kombinationen davon dotiert sein. Die N-Wanne 22A und die P-Wanne 22B können durch Implantation mit einer Dosis zwischen circa 1·10¹²/cm² und circa 5·10¹³/cm² dotiert werden. In einigen Ausführungsformen sind die OD-Bereiche Teile der Halbleiterbereiche (22A, 22B und 20), höher als die Bodenflächen der STI-Bereiche 11. In 3 sind zum Beispiel die aktiven Bereiche 15 (wie z. B. 15A und 15B) dargestellt. Die VGAA-Transistoren 14A und 14B sind auf Basis der aktiven Bereiche 15A bzw. 15B ausgebildet.
Der VGAA-Transistor vom P-Typ 14A weist einen ersten Source-/Drain(P+)-Bereich 26A über und in Kontakt mit der N-Wanne 22A und einen Silicid-Bereich 28A über dem P+-Source-/Drain-Bereich 26A auf. Der P+-Bereich 26A kann durch Epitaxie und/oder Implantation ausgebildet werden. Der P+-Bereich 26A und der Silicid-Bereich 28A werden zusammengenommen als die Bodenplatte des Transistors 14A bezeichnet. In einigen Ausführungsformen ist über dem Source-/Drain-Bereich 26A ein Source-/Drain-Erweiterungsbereich 30A ausgebildet, der ein P+-Bereich sein kann. In der Beschreibung werden die Source-/Drain-Erweiterungsbereiche durchgängig als schwach dotierte Drain-Bereiche (LDD-Bereiche) bezeichnet, obwohl sie schwach dotiert (zum Beispiel mit einer Dotierungskonzentration kleiner als circa 1·10¹⁷/cm³, gekennzeichnet durch ”P–”), stark dotiert (zum Beispiel mit einer Dotierungskonzentration größer als circa 1·10²¹/cm3, gekennzeichnet durch ”P+”) oder mittelmäßig dotiert (zum Beispiel mit einer Dotierungskonzentration zwischen circa 1·10¹⁷/cm³ und circa 1·10²¹/cm³, gekennzeichnet durch ”P”) sein können. Die Source-/Drain-Bereiche des VGAA-Transistors vom P-Typ 14A können durch Dotieren und fotolithografische Prozesse ausgebildet werden, und sie können mit B11, BF₂, In, Ge, N, C oder Kombinationen davon dotiert werden.
Der Kanalbereich 32A, der ein n-Halbleiter-Bereich ist, ist ein vertikaler Kanal, der über dem Source-/Drain-Erweiterungsbereich 30A ausgebildet ist. Der Kanalbereich 32A kann ein Halbleitermaterial (das durch Epitaxie ausgebildet werden kann), wie z. B. Silizium, Germanium, SiGe, SiC SP, SiPC, einen III-V-Verbindungshalbleiter oder dergleichen, aufweisen. Der III-V-Verbindungshalbleiter kann zum Beispiel InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, AlPN oder Kombinationen davon aufweisen. Das Gate-Dielektrikum 34A umschließt den Kanalbereich 32A und kann aus Siliziumoxid, Siliziumnitrid, dielektrischem(n) Material(ien) mit einer hohen Dielektrizitätszahl, Kombinationen davon oder Mehrfachschichten daraus ausgebildet sein. Die Gate-Elektrode 36A, die aus Polysilizium oder einem anderen leitfähigen Material, wie z. B. einem Metall, einer Metalllegierung, einem Metallsilicid usw., hergestellt sein kann, ist so ausgebildet, dass sie das Gate-Dielektrikum 34A umschließt. Über dem Kanalbereich 32A ist ein LDD-Bereich 40A ausgebildet. Über dem LDD-Bereich 40A ist eine Deckplatte 44A ausgebildet, die eine leitfähige Schicht ist, die aus Polysilizium, Silicid, einem Metall, einer Metalllegierung oder dergleichen hergestellt ist. Die Deckplatte 44A dient als der zweite Source-/Drain-Bereich des VGAA-Transistors 14A.
Der VGAA-Transistor vom N-Typ 14B weist einen ersten Source-/Drain(N+)-Bereich 26B über und in Kontakt mit der P-Wanne 22B und einen Silicid-Bereich 28B über dem N+-Source-/Drain-Bereich 26B auf. Der N+-Bereich 26B kann durch Epitaxie und/oder Implantation ausgebildet werden. Der N+-Bereich 26B und der Silicid-Bereich 28B werden zusammengenommen als die Bodenplatte des Transistors 14B bezeichnet. In einigen Ausführungsformen ist über dem Source-/Drain-Bereich 26B ein Source-/Drain-Erweiterungsbereich 30B ausgebildet, der ein N+-Bereich, ein N-Bereich oder ein N–-Bereich sein kann. Die Source-/Drain-Bereiche des VGAA-Transistors vom N-Typ 14B können durch Dotieren und lithografische Prozesse ausgebildet werden, und sie können mit B11, BF₂, In, Ge, N, C oder Kombinationen davon dotiert sein.
Der Kanalbereich 32B, der ein p-Halbleiter-Bereich ist, ist ein vertikaler Kanal über dem Source-/Drain-Erweiterungsbereich 30B. Der Kanalbereich 32B kann ein Halbleitermaterial aufweisen, das aus den gleichen Halbleitermaterialien ausgewählt wurde, die Kandidaten für das Ausbilden des Kanalbereichs 32A sind. Das Gate-Dielektrikum 34B umschließt den Kanalbereich 32B. Die Gate-Elektrode 36B, die aus Polysilizium oder einem anderen leitfähigen Material, wie z. B. einem Metall, einer Metalllegierung, einem Metallsilicid usw., hergestellt sein kann, ist so ausgebildet, dass sie das Gate-Dielektrikum 34B umschließt. Über dem Kanalbereich 32B ist ein N+/N/N–-LDD-Bereich 40B ausgebildet. Über dem LDD-Bereich 40B ist eine Deckplatte 44B ausgebildet, die eine leitfähige Schicht ist, die aus Polysilizium, Silicid, einem Metall, einer Metalllegierung oder dergleichen ausgebildet ist. Die Deckplatte 44B dient als der zweite Source-/Drain-Bereich des VGAA-Transistors 14B. Die Deckplatten 44A und 44B können aus Silizium, einem Silicid (das auf der Basis von Ti, Co, Ni oder Pt hergestellt sein kann), TiN, TaN, W, Cu, Al, oder Kombinationen davon ausgebildet sein.
In einigen Ausführungsbeispielen weist das dielektrische Material mit einer hohen Dielektrizitätszahl, das in den Gate-Dielektrika 34A und 34B verwendet wird, SiON, Si₃N₄, Ta₂O₅, Al₂O₃, Mehrfachschichten daraus oder Kombinationen davon auf. Darüber hinaus kann das dielektrische Material mit einer hohen Dielektrizitätszahl Tetraethylorthosilicat (TEOS), ein Stickstoff enthaltendes Oxid, ein nitriertes Oxid, ein Hf enthaltendes Oxid, ein Tantal enthaltendes Oxid, ein Aluminium enthaltendes Oxid oder Kombinationen davon aufweisen. Die Dielektrizitätszahl des Materials mit einer hohen Dielektrizitätszahl kann größer als ungefähr 10 sein. Die Gate-Elektrode 36A kann eine große Austrittsarbeit, zum Beispiel größer als circa 4,5 eV, aufweisen, und sie kann zwischen circa 4,5 eV und circa 5,0 eV liegen. Die Gate-Elektrode 36B kann eine niedrige Austrittsarbeit, zum Beispiel kleiner als circa 4,5 eV, aufweisen, und sie kann zwischen circa 4,0 eV und circa 4,5 eV liegen. Die geeignete Austrittsarbeit kann durch Auswahl eines geeigneten Materials eingestellt werden, das aus Polysilizium, TiN, TaN, TiAl, TaAl, einer Ti-haltigen Schicht, einer Ta-haltigen Schicht, einer stickstoffhaltigen Schicht, einer W-haltigen Schicht, einem Hochtemperaturmaterial usw. ausgewählt werden kann.
Über den Deckplatten 44A und 44B und elektrisch mit ihnen verbunden sind jeweils Deckplattenkontakte 48 (wie z. B. 48A bzw. 48B) ausgebildet. An die Bodenplatten (Source-/Drain-Bereichen) 28A/26A und 28B/26B sind OD-Kontakte 46A bzw. 46B angeschlossen. Die VGAA-Transistoren 14A und 14B sind in einer dielektrischen Schicht 12 ausgebildet, die mehrere dielektrische Schichten umfassen kann. Die Transistoren PG-1, PG-2, PU-1, PU-2, PD-1 und PD-2 (5 bis 12 und 16 bis 19) in den Ausführungsformen der vorliegenden Offenbarung können die Strukturen aufweisen, wie sie in 3 dargestellt sind.
Die Verbindungsstruktur, die an die VGAA-Transistoren 14A und 14B angeschlossen ist, kann Durchkontaktierungen 50 der ersten Ebene (als via-1 bezeichnet) umfassen. Über den via-1-Durchkontaktierungen 50 und mit ihnen verbunden sind Metallleiterbahnen/Kontaktstellen der ersten Ebene 52 (als M1-Leiterbahnen/Kontaktstellen bezeichnet). Über den M1-Leiterbahnen/Kontaktstellen 52 und mit ihnen verbunden sind Durchkontaktierungen der zweiten Ebene 54 (als via-2 bezeichnet). Über den via-2-Durchkontaktierungen 54 und mit ihnen verbunden sind Metallleiterbahnen/Kontaktstellen der zweiten Ebene 56 (als M2-Leiterbahnen/Kontaktstellen bezeichnet). Durchgängig in der Beschreibung kann an die Bezugsangaben 50, 52, 54 und 56 ein Zeichen angehängt werden, auf das ein Zeichen ”–” und eine Zahl folgt, um weiter auf einzelne Durchkontaktierungen und Metallleiterbahnen/Kontaktstellen zu verweisen.
4 stellt schematisch die Merkmale und die entsprechenden Ebenen dar, die durchgängig in der Beschreibung erörtert werden. Die Merkmale in 4 entsprechen auch den Merkmalen in 3. Jede der Ebenen und Schichten weist eine oder mehrere dielektrische Schichten und die darin ausgebildeten Leitungsmerkmale auf. Die Leitungsmerkmale, die in der gleichen Ebene vorliegen, können Deckflächen, die im Wesentlichen aufeinander ausgerichtet sind, und Bodenflächen aufweisen, die im Wesentlichen aufeinander ausgerichtet sind, und sie können gleichzeitig ausgebildet werden. Zum Beispiel gibt es eine OD-Ebene, in der die ODs (aktive Bereiche) 15 (einschließlich 15A und 15B) liegen. Über der OD-Ebene gibt es eine ”Kontaktebene”, wobei in der Kontaktebene Kontaktpropfen ausgebildet sind. Die Merkmale in der Kontaktebene umfassen OD-Kontakte (wie z. B. 46A und 46B in 3), Deckplattenkontakte (wie z. B. 48A und 48B in 3), Gate-Kontakte (wie z. B. 58 in 4), Anstoßkontakte (wie z. B. 49 in 4) usw. Über der Kontaktebene liegen die via-1-Ebene, die M1-Ebene, die via-2-Ebene und die M2-Ebene. In der nachfolgenden Darlegung können bei der Erörterung von Merkmalen deren Ebenen gefunden werden, indem auf ihre Namen und ihre Bezugsziffern in den 3 und 4 verwiesen wird. In der Beschreibung kann durchgängig auf die Bezugsziffern der Merkmale verwiesen werden, indem die Bezugsziffern in den 3 und 4 verwendet werden, auf die ein Zeichen ”–” und eine Zahl folgt. Wird zum Beispiel ein Merkmal durch 52 gefolgt von einem Zeichen ”–” und einer Zahl gekennzeichnet, dann wird damit angezeigt, dass dieses Merkmal eines der Merkmale in der M1-Ebene ist. Wird ein Merkmal durch 15 gefolgt von einem Zeichen ”–” und einer Zahl gekennzeichnet, dann wird damit angezeigt, dass dieses Merkmal einer der aktiven Bereiche ist.
4 weist auch einen Anstoßkontakt 49 auf, der eine Bodenfläche, die auf einer Gate-Elektrode aufsitzt, und eine weitere Bodenfläche aufweist, die auf einem aktiven Bereich, wie z. B. einem N+-Bereich, einem P+-Bereich oder dem jeweiligen (nicht dargestellten) darüber liegenden Silicid-Bereich, aufsitzt. Darüber hinaus ist ferner der Gate-Kontakt 58 dargestellt. In dem Ausführungsbeispiel, das in 4 dargestellt ist, sitzt der Gate-Kontakt 58 auf einer Gateelektrode auf, die von zwei VGAA-Transistoren gemeinsam genutzt wird, und ist elektrisch mit ihr verbunden.
5 zeigt einen Entwurf einer SRAM-Zelle 10 gemäß einigen Ausführungsbeispielen. Die Ränder 10A, 10B, 10C und 10D der SRAM-Zelle 10 sind unter Verwendung gestrichelter Linien dargestellt, die ein Rechteck bilden. In einigen Ausführungsformen weisen die langen Ränder 10A und 10B der SRAM-Zelle 10 eine Länge L auf, und die kurzen Ränder 10C und 10D der SRAM-Zelle 10 weisen eine Breite W auf, wobei L/W größer als 1,0 oder größer als circa 2,5 ist. In der Beschreibung wird durchgängig die Richtung, in der sich die langen Ränder 10A und 10B erstrecken (die X-Richtung) als die Längsrichtung der SRAM-Zelle 10 bezeichnet, und die Richtung, in der sich die kurzen Ränder 10C und 10D erstrecken (die Y-Richtung) wird als die Breitenrichtung der SRAM-Zelle 10 bezeichnet. Die SRAM-Zelle 10 umfasst eine N-Wanne 22A und zwei P-Wannen 22B auf den gegenüberliegenden Seiten der N-Wanne 22A. Die SRAM-Zelle 10 umfasst OD-Bereiche 15 (einschließlich 15-1, 15-2, 15-3 und 15-4), die wie in 4 die aktiven Bereiche in der ”OD-Ebene” sind. In einigen Ausführungsformen gibt es in der SRAM-Zelle 10 keinen zusätzlichen OD außer den OD-Bereichen 15-1, 15-2, 15-3 und 15-4.
Jeder der OD-Bereiche 15-1, 15-2, 15-3 und 15-4 ist ein durchgehender OD, der sich von einem Rand 10A zu einem gegenüberliegenden Rand 10B erstreckt. Liegen die Ränder 10A und 10B an den Rändern benachbarter SRAM-Zellen an, dann werden die OD-Bereiche 15-1, 15-2, 15-3 und 15-4 mit den durchgehenden ODs der benachbarten SRAM-Zellen verbunden. Die OD-Bereiche 15-1, 15-2, 15-3 und 15-4 sind parallel zueinander und erstrecken sich in der Breitenrichtung der SRAM-Zelle 10. Die STI-Bereiche 11 trennen benachbarte OD-Bereiche 15-1, 15-2, 15-3 und 15-4 voneinander. Dementsprechend unterscheiden sich die ODs in der vorliegenden Offenbarung von den ODs in herkömmlichen SRAM-Zellen. Die ODs in den herkömmlichen SRAM-Zellen umfassen vier ODs in jeder SRAM-Zelle, wobei zwei der ODs Enden aufweisen, die innerhalb der SRAM-Zelle abgeschlossen sind und sich nicht zu den Rändern hin erstrecken. Der OD-Bereich 15-1 wird als eine Bitleitung BL verwendet. Der OD-Bereich 15-2 wird als eine Bitleitungsschiene BLB verwendet. Der OD-Bereich 15-3 wird als eine Stromschiene (Knoten) zum Weiterleiten einer Stromzuführungsspannung CVss (die eine elektrische Erde sein kann) verwendet und dient auch als die Source-Bereiche der Transistoren PD-1 und PD-2. Der OD-Bereich 15-4 wird als eine Stromschiene (Knoten) zum Weiterleiten einer positiven Stromzuführungsspannung CVdd verwendet und dient auch als die Source-Bereiche der Transistoren PU-1 und PU-2. Die OD-Bereiche 15-1, 15-2 und 15-3 sind in den P-Wannen 22B, und der OD-Bereich 15-4 ist in der N-Wanne 22A. Obwohl dargestellt ist, dass die OD-Bereiche 15-1, 15-2, 15-3 und 15-4 die gleiche Breite aufweisen, können sie unterschiedliche Breiten aufweisen. Zum Beispiel kann der OD-Bereich 15-3 (die CVss-Leitung) um mehr als circa 20 Prozent breiter sein (in der X-Richtung) als der OD-Bereich 15-4 (die CVdd-Leitung).
Die SRAM-Zelle 10 umfasst die Transistoren PG-1, PG-2, PU-1, PU-2, PD-1 und PD-2, wobei die Kanalbereiche der Transistoren als Kreise dargestellt sind. Die Kreise stellen die Formen der Kanalbereiche (bezugnehmend auf 32A und 32B in 3) der Transistoren in der Draufsicht gemäß einigen Ausführungsformen dar, wobei die Kanalbereiche Nanodrähte sein können. Die Draufsicht-Umrisse der Kanalbereiche können andere Formen, einschließlich rechteckiger Formen, sechseckiger Formen, dreieckiger Formen, Ellipsen oder dergleichen, aufweisen, sind aber nicht darauf beschränkt. Jeder der Transistoren PG-1, PG-2, PU-1, PU-2, PD-1 und PD-2 kann abhängig davon, ob der Transistor ein VGAA-Transistor vom p-Typ oder vom n-Typ ist, die Struktur aufweisen, die in 3 dargestellt ist. Dementsprechend weist jeder der Transistoren PG-1, PG-2, PU-1, PU-2, PD-1 und PD-2 einen OD als eine Bodenplatte (und als einen ersten Source-/Drain-Bereich) und eine Deckplatte als einen zweiten Source-/Drain-Bereich auf.
Der OD-Bereich 15-1 wird verwendet, um den Transistor PG-1 auszubilden. Der OD-Bereich 15-2 wird verwendet, um den Transistor PG-2 auszubilden. Die Transistoren PD-1 und PD-2 werden auf dem OD-Bereich 15-3 ausgebildet, wobei der OD-Bereich 15-3 die Bodenplatten bildet, die der gemeinsame Source-Bereich (entsprechend den Bereichen 28B/26B in 3) der Transistoren PD-1 und PD-2 sind. Die Transistoren PU-1 und PU-2 werden auf dem OD-Bereich 15-4 ausgebildet, wobei der OD-Bereich 15-4 die Bodenplatten bildet, die der gemeinsame Source-Bereich (entsprechend den Bereichen 28A/26A in 3) der Transistoren PU-1 und PU-2 sind. Die Gate-Dielektrika, welche die entsprechenden Kanalbereiche umschließen, sind nicht dargestellt.
Die Gate-Elektrode 36-1 wird von den Transistoren PD-1 und PU-1 gemeinsam genutzt und schließt deren Kanalbereiche ein. Die Gate-Elektrode 36-2 wird von den Transistoren PD-2 und PU-2 gemeinsam genutzt und schließt deren Kanalbereiche ein. Die Gate-Elektrode 36-3 schließt den Kanalbereich des Transistors PG-1 ein und ist gemäß Darstellung elektrisch mit einem Wortleitungskontakt verbunden. Die Gate-Elektrode 36-4 schließt den Kanalbereich des Transistors PG-2 ein und ist gemäß Darstellung elektrisch mit einem weiteren Wortleitungskontakt verbunden.
In einigen Ausführungsformen sind die Transistoren PU-1, PD-1 und PG-1 längs einer Geraden 35-1 ausgerichtet, die sich in der Längsrichtung der SRAM-Zelle 10 erstreckt. Die Transistoren PU-2, PD-2 und PG-2 sind längs einer anderen Geraden 35-2 ausgerichtet, die sich in der Längsrichtung der SRAM-Zelle 10 erstreckt.
6 zeigt den Entwurf einer SRAM-Zelle 10 gemäß alternativen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen sind ähnlich zu den Ausführungsformen in 5, außer dass die Kanalbereiche der Transistoren PG-1, PG-2, PU-1, PU-2, PD-1 und PD-2 Nanoschienen sind, die eine Länge L1 aufweisen, die bedeutend größer als die entsprechenden Breiten W1 ist. Die vergrößerte Länge L1 hat eine vergrößerte Kanalbreite zur Folge, die gleich 2(L1 + W1) ist, und folglich sind die Sättigungsströme der Transistoren hoch. Entsprechend einigen Ausführungsformen sind die Kanalbreiten (gleich 2(L1 + W1), wobei L1 und W1 zu dem entsprechenden Transistor gehören) der Pulldown-Transistoren PD-1 und PD-2 mindestens 120 Prozent der Kanalbreiten der Pullup-Transistoren PU-1 und PU-2. Die Kanalbreiten der Pass-Gate-Transistoren PG-1 und PG-2 betragen mindestens 120 Prozent der Kanalbreiten der Pullup-Transistoren PU-1 und PU-2. Außerdem sind die Kanalbreiten der Pulldown-Transistoren PD-1 und PD-2 größer als die Kanalbreiten der Transistoren PU-1, PU-2, PG-1 und PG-2.
7 stellt das Entwurfsbeispiel einer SRAM-Zelle 10 dar, welche die gleiche SRAM-Zelle 10 ist, wie sie in 6 dargestellt ist, außer dass ferner zusätzliche Merkmale, wie z. B. Kontakte und Deckplatten (bezugnehmend auf die Merkmale in der ”Kontaktebene” und auf die ”Deckplatte” in 4) über die in 6 dargestellten Merkmale hinaus dargestellt sind. 7 stellt Deckplatten 44-1 und 44-2 dar, welche die Deckplatten der Transistoren PD-1, PD-2, PU-1, PU-2, PG-1 und PG-2 sind. Die Lagen der Deckplatten 44-1 und 44-2 können mit Bezugnahme auf die Lagen der Deckplatten 44A und 44B in 3 gefunden werden. Die Deckplatte 44-1 wird von den Transistoren PU-1, PD-1 und PG-1 gemeinsam genutzt und dient als der Speicherknoten 110, wie in 1 dargestellt ist. Die Deckplatte 44-1 dient auch als der gemeinsame Drain-Bereich der Transistoren PU-1, PD-1 und PG-1. Die Deckplatte 44-2 wird von den Transistoren PU-2, PD-2 und PG-2 gemeinsam genutzt und dient als der Speicherknoten 112, wie in 1 dargestellt ist. Die Deckplatte 44-2 dient als der gemeinsame Drain-Bereich der Transistoren PU-2, PD-2 und PG-2.
Wie in 7 dargestellt ist, ist ein Gate-Kontakt 58-2 über der Gate-Elektrode 36-2 ausgebildet und elektrisch an sie gekoppelt. Über dem Gate-Kontakt 58-2 und der Deckplatte 44-1 ist eine lokale Verbindung 48-1 ausgebildet und verbindet sie miteinander. Entsprechend wird die lokale Verbindung 48-1 verwendet, um die Drain-Bereiche der Transistoren PU-1, PD-1 und PG-1 elektrisch an die Gate-Elektrode 36-2 anzuschließen, die als die Gate-Elektroden der Transistoren PU-2 und PD-2 dient. Über der Gate-Elektrode 36-1 ist ein Gate-Kontakt 58-1 ist ausgebildet und elektrisch an sie gekoppelt. Über dem Gate-Kontakt 58-1 und der Deckplatte 44-2 ist eine lokale Verbindung 48-2 ausgebildet und verbindet diese miteinander. Entsprechend wird eine lokale Verbindung 48-2 verwendet, um die Drain-Bereiche der Transistoren PU-2, PD-2 und PG-2 elektrisch an die Gate-Elektrode 36-1 anzuschließen, die als die Gate-Elektroden der Transistoren PU-1 und PD-1 dient. Dementsprechend schalten die Gate-Kontakte 58-1 und 58-2 und die lokalen Verbindungen 48-1 und 48-2 gemeinsam die Transistoren PD-1, PD-2, PU-1, PU-2, PG-1 und PG-2 als SRAM-Zelle 10. Die Schaltung der SRAM-Zelle 10 ist somit sehr einfach. In einigen Ausführungsformen sind die lokalen Verbindungen 48-1 und 48-2 auf der Ebene ähnlich zur Ebene der Plattenkontakte 48A und 48B gemäß 3.
Bei den in 7 dargestellten Ausführungsformen liegt die lokale Verbindung 48-2 zwischen den OD-Bereichen 15-2 und 15-4 und überdeckt sie nicht. Ebenso liegt die lokale Verbindung 48-1 zwischen den OD-Bereichen 15-1 und 15-3 und überdeckt sie nicht. Um die Größe der SRAM-Zelle zu verringern, können die lokalen Verbindungen 48-1 und 48-2 in einigen Ausführungsformen einige der OD-Bereiche überdecken. 8 zeigt zum Beispiel einige Ausführungsbeispiele. In diesen Ausführungsformen überdeckt ein Teil der lokalen Verbindung 48-2 einen Teil des OD-Bereichs 15-2. Die lokale Verbindung 48-2 weist noch einen vertikalen Abstand vom OD-Bereich 15-2 auf und ist elektrisch von ihm abgetrennt. Ein Teil der lokalen Verbindung 48-1 überdeckt einen Teil des OD-Bereichs 15-1. In diesen Ausführungsformen weist die lokale Verbindung 48-1 noch einen vertikalen Abstand vom OD-Bereich 15-1 auf und ist elektrisch von ihm abgetrennt.
9 stellt mehr Merkmale im Entwurf der SRAM-Zelle 10 dar. Der Entwurf der SRAM-Zelle 10 in 9 ist ähnlich zum Entwurf der SRAM-Zelle in 8, außer dass in 9 Metallleiterbahnen und die entsprechenden Durchkontaktierungen dargestellt sind. 10 zeigt die M1-Ebenen-Metallleiterbahnen, wie z. B. 52-1 als Bitleitung BL, 52-2 als Bitleitungsschiene BLB, 52-3 als CVss-Leitung und 52-4 als CVdd-Leitung. Die M1-Ebenen-Metallleiterbahnen 52-1, 52-2, 52-3 und 52-4 erstrecken sich in der Breitenrichtung der SRAM-Zelle 10, welche die Spaltenrichtung sein kann. Die Verbindungen von den M1-Ebenen-Metallleiterbahnen 52-1, 52-2, 52-3 und 52-4 zu den darunter liegenden ODs 15-1, 15-2, 15-3 und 15-4 liegen außerhalb der SRAM-Zellen und sind in 12 dargestellt.
Weiterhin auf 9 Bezug nehmend erstreckt sich eine Wortleitung 56-1 in einer zweiten Richtung, wie z. B. der Zeilenrichtung. Die aufsitzenden Inseln 52-5 und 52-6 sind die Metall-Kontaktstellen/-Leiterbahnen, die in der M1-Ebene ausgebildet sind, und sie sind auf den Rändern der SRAM-Zelle 10 ausgebildet. Die Wortleitung 56-1 ist in der M2-Ebene (bezugnehmend auf 4) ausgebildet und über die via-2-Durchkontaktierungen 54-1 und 54-2 elektrisch mit den M1-Aufsetzinseln 52-5 und 52-6 und dann über die Wortleitungskontakte mit den Gate-Elektroden 36-3 und 36-4 verbunden.
10 zeigt den Entwurf einer SRAM-Zelle 10 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind ähnlich zu den in 9 dargestellten Ausführungsformen, außer dass in der M2-Ebene (4) eine zusätzliche CVss-Leitung 56-2 vorgesehen ist. Die CVss-Leitung 56-2 ist parallel zur Wortleitung 56-1 der M2-Ebene. Die CVss-Leitung 56-2 kann eine Masche mit der darunter liegenden CVss-Leitung 52-2 der M1-Ebene bilden.
11 zeigt den Entwurf der SRAM-Zelle 10 gemäß weiteren alternativen Ausführungsformen. Diese Ausführungsformen unterscheiden sich von den Ausführungsformen in den 9 und 10 dahingehend, dass die M1-Ebenen-Merkmale in den 9 und 10 in 11 in die M2-Ebene umgruppiert sind und dass die M2-Ebenen-Merkmale in den 9 und 10 in 11 in die M1-Ebene umgruppiert sind. Zum Beispiel stellt 11 die Metallleiterbahnen der M2-Ebene dar, wie z. B. 56-1' als Bitleitung BL, 56-2' als Bitleitungsschiene BLB, 56-3' als CVss-Leitung und, 56-4' als CVdd-Leitung, die sich in der Spaltenrichtung erstrecken. Die Wortleitung 52-1' ist in der M1-Ebene (bezugnehmend auf 4) vorgesehen und erstreckt sich in der Zeilenrichtung. Da in diesen Ausführungsformen die Wortleitung 52-1' bereits in der M1-Ebene liegt, ist es nicht erforderlich, in der M1-Ebene Inseln auszubilden (wie z. B. 52-5 und 52-6 in 9), um die Wortleitung 52-1' anzuschließen. Stattdessen kann die Wortleitung 52-1' über Gate-Kontakte direkt an die Gate-Elektroden 36-3 und 36-4 angeschlossen werden.
12 zeigt den Entwurf von mehreren SRAM-Zellen 10, die als eine Matrix mit mehreren Zeilen und Spalten angeordnet sind, wobei benachbarte SRAM-Zellen 10 aneinander anliegen. Jeder der OD-Bereiche 15-1, 15-2, 15-3 und 15-4 ist ein durchgehender und langer OD-Streifen, der sich gemäß einigen Ausführungsformen über mehrere Zeilen erstreckt. Die durchgehenden und langen OD-Streifen sind voneinander durch STI-Bereiche 11 getrennt, die ebenfalls lange Streifen bilden, die sich in der Spaltenrichtung erstrecken.
Es wird eingeschätzt, dass dann, wenn die OD-Bereiche verwendet werden, um die Spannungen/Signale für die Bitleitungen, die CVdd-Spannung und die CVss-Spannung weiterzuleiten, große Spannungsabfälle in den OD-Bereichen auftreten können, weil die OD-Bereiche hohe Widerstandswerte aufweisen. Die Metallleiterbahnen 52-1, 52-2, 52-3 und 52-4 können somit in der gleichen Richtung wie die (parallel zu den) jeweiligen OD-Bereiche 15-1, 15-2, 15-3 und 15-4 geführt werden und sie überlagern, um jeweils an die entsprechenden OD-Bereiche anzukoppeln. Die Metallleiterbahnen 52-1, 52-2, 52-3 und 52-4 werden dementsprechend nachfolgend als OD-Bandleitungen bezeichnet. Da die Metallleiterbahnen 52-1, 52-2, 52-3 und 52-4 viel kleinere Widerstände als die OD-Bereiche 15-1, 15-2, 15-3 und 15-4 aufweisen, werden die nachteiligen Auswirkungen einer Verwendung von OD-Bereichen als Leiter vermindert oder weitgehend beseitigt. Mehrere Bandzellen 114 werden somit zum Ausbilden der Kontaktpropfen verwendet, welche die Metallleiterbahnen 52-1, 52-2, 52-3 und 52-4 mit den entsprechenden OD-Bereichen 15-1, 15-2, 15-3 und 15-4 verbinden. Die Verbindungen weisen via-1-Durchkontaktierungen 50-1, 50-2, 50-3 und 50-4 sowie OD-Kontakte 46-1, 46-2, 46-3 und 46-4 auf. Die Bandzellen 114 bilden eine Zeile, die zwei benachbarte SRAM-Zellenzeilen voneinander trennt.
13 zeigt einen Teil einer SRAM-Zellenanordnung, die vier SRAM-Zellen 10 aufweist. In den SRAM-Zellen 10 sind Muster ”F” dargestellt, um die relativen Ausrichtungen der Entwürfe der SRAM-Zellen 10 anzuzeigen. Wie durch die Ausrichtungen der Muster F angezeigt ist, ist der Entwurf der zweiten Zeile von SRAM-Zellen 10 spiegelbildlich zum Entwurf der ersten Zeile von SRAM-Zellen 10, und der Entwurf der zweiten Spalte von SRAM-Zellen 10 ist spiegelbildlich zum Entwurf der ersten Spalte von SRAM-Zellen 10.
14 zeigt eine schematische Blockdarstellung, welche die SRAM-Anordnungen und die Bandzellen darstellt. In einigen Ausführungsformen sind die Zeilen von Bandzellen periodisch ausgebildet. Zum Beispiel können zwei Bandzellen so ausgebildet sein, dass sie an den gegenüberliegenden Seiten einer SRAM-Anordnung, die mehr als 4 Zeilen (wie z. B. 8 Zeilen, 16 Zeilen, 32 Zeilen oder mehr) und mehr als 8 Spalten (wie z. B. 16 Spalten, 32 Spalten, 64 Spalten und mehr) von SRAM-Zellen aufweisen, anliegen. Wie dargestellt ist, liegen die Bandzellen 114-1 und 114-2 an den gegenüberliegenden Seiten der SRAM-Zelle 200-1 an, und die Bandzellen 114-2 und 114-3 liegen an den gegenüberliegenden Seiten der SRAM-Zelle 200-2 an. Zeilengrenzzellen 120 liegen an gegenüberliegenden Seiten der SRAM-Zelle 200-1 an und erstrecken sich in der Spaltenrichtung. Die Zeilengrenzzellen 120 können verwendet werden, um zusätzliche Metallleiterbahnen, OD-Bereiche, Gate-Bereiche, eine als Band dienende Wanne, Blindkontakte, Blind-N-Wannen, Blind-P-Wannen, Blind-N+-Source-/Drain-Bereiche, Blind-P+-Source-/Drain-Bereiche oder dergleichen zu betreiben.
15 stellt eine schematische Blockdarstellung dar, die eine einzige SRAM-Anordnung 200 und Bandzellen 114-1 und 114-2 aufweist. In einigen Ausführungsformen ist die SRAM-Anordnung 200 klein. Es ist nicht erforderlich, in der Mitte der Anordnung Bandzellen auszubilden. Stattdessen werden alle Bandzellen 114-1 und 114-2 und die Zeilengrenzzellen 120 an den äußeren Rändern der SRAM-Anordnung 200 ausgebildet.
In den Pass-Gate-Transistoren der SRAM-Zellen können Transistoren vom p-Typ anstelle der Transistoren vom n-Typ verwendet werden. Die 16 und 17 zeigen die entsprechenden Schaltbilder der SRAM-Zelle 10 gemäß einigen Ausführungsformen, wobei die Pass-Gate-Transistoren PG-1 und PG-2 Transistoren vom p-Typ sind, die gemäß den Ausführungsformen der vorliegenden Offenbarung VGAA-Transistoren sind.
18 zeigt einen Entwurf einer SRAM-Zelle 10 gemäß einigen Ausführungsformen. Die SRAM-Zelle 10 weist in der Mitte eine P-Wanne 22B und N-Wannen 22A auf den gegenüberliegenden Seiten der P-Wanne 22B auf. Wieder ist in diesen Ausführungsformen jeder der OD-Bereiche 15-1, 15-2, 15-3 und 15-4 ein durchgehender OD, der sich von einem Rand 10A bis zum gegenüberliegenden Rand 10B erstreckt. Liegen die Ränder 10A und 10B an den Rändern von benachbarten SRAM-Zellen (nicht dargestellt, Bezugnahme auf 12) an, dann werden die OD-Bereiche 15-1, 15-2, 15-3 und 15-4 mit den ODs der benachbarten SRAM-Zellen verbunden. Die OD-Bereiche 15-1, 15-2, 15-3 und 15-4 sind parallel zueinander und erstrecken sich in der Breitenrichtung der SRAM-Zelle 10. Die STI-Bereiche 11 trennen benachbarte OD-Bereiche 15-1, 15-2, 15-3 und 15-4 voneinander.
19 zeigt einen Entwurf einer SRAM-Zelle 10 gemäß alternativen Ausführungsformen. Diese Ausführungsformen sind ähnlich zu den Ausführungsformen in 18, außer dass die Draufsicht der Kanalbereiche der Transistoren PG-1, PG-2, PU-1, PU-2, PD-1 und PD-2 Nanoschienen sind, die eine Länge L1 aufweisen, die bedeutend größer als die entsprechenden Breiten W1 ist.
Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch das Einsetzen der VGAA-Transistoren in die SRAM-Zellen kann die Größe der SRAM-Zellen ohne Abstriche an den Sättigungsströme der Transistoren in den SRAM-Zellen herabgesetzt werden. Die OD-Bereiche können als CVdd- oder CVss-Leiter und die gemeinsamen Source-Bereiche der Transistoren PU-1 und PU-2 (oder PD-1 und PD-2) verwendet werden.
Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine SRAM-Zelle einen ersten Rand und einen zweiten Rand, der dem ersten Rand gegenüberliegt und parallel zu ihm ist, einen ersten und einen zweiten Pullup-Transistor, einen ersten und einen zweiten Pulldown-Transistor, die mit dem ersten und dem zweiten Pullup-Transistor überkreuz gelatchte Inverter ausbilden, sowie einen ersten und einen zweiten Pass-Gate-Transistor. Jeder von dem ersten und zweiten Pullup-Transistor, dem ersten und zweiten Pulldown-Transistor sowie dem ersten und zweiten Pass-Gate-Transistor weist eine Bodenplatte als einen ersten Source-/Drain-Bereich, einen Kanal über der Bodenplatte und eine Deckplatte über dem Kanal als einen zweiten Source-/Drain-Bereich auf. Die SRAM-Zelle weist ferner einen ersten, einen zweiten, einen dritten und einen vierten aktiven Bereich auf, wobei sich jeder vom ersten Rand bis zum zweiten Rand erstreckt.
Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfasst eine SRAM-Zellenanordnung mehrere SRAM-Zellen, die als mehrere Zeilen und Spalten angeordnet sind, und einen ersten, einen zweiten sowie einen dritten durchgehenden aktiven Bereich. Der erste durchgehende aktive Bereich erstreckt sich in eine Spalte aus den mehreren SRAM-Zellen hinein und dient als eine Bitleitung der Spalte aus den mehreren SRAM-Zellen. Der zweite durchgehende aktive Bereich erstreckt in die Spalte aus den mehreren SRAM-Zellen hinein und dient als eine CVss-Leitung der Spalte aus den mehreren SRAM-Zellen. Der dritte durchgehende aktive Bereich erstreckt sich in eine Spalte aus den mehreren SRAM-Zellen hinein und dient als eine CVdd-Leitung der Spalte aus den mehreren SRAM-Zellen.
Gemäß weiteren alternativen Ausführungsformen der vorliegenden Offenbarung umfasst eine SRAM-Zelle einen ersten und einen zweiten Pullup-Transistor, einen ersten und einen zweiten Pulldown-Transistor, die mit dem ersten und dem zweiten Pullup-Transistor überkreuz gelatchte Inverter ausbilden, sowie einen ersten und einen zweiten Pass-Gate-Transistor. Jeder von dem ersten und zweiten Pullup-Transistor, dem ersten und zweiten Pulldown-Transistor sowie dem ersten und zweiten Pass-Gate-Transistor weist eine Bodenplatte als einen ersten Source-/Drain-Bereich, einen Kanal über der Bodenplatte und eine Deckplatte über dem Kanal als einen zweiten Source-/Drain-Bereich auf. Eine erste Deckplatte wird von dem ersten Pullup-Transistor, dem ersten Pulldown-Transistor und dem ersten Pass-Gate-Transistor gemeinsam genutzt. Der erste Pullup-Transistor, der erste Pulldown-Transistor und der erste Pass-Gate-Transistor sind längs einer ersten Geraden ausgerichtet. Eine zweite Deckplatte wird von dem zweiten Pullup-Transistor, dem zweiten Pulldown-Transistor und dem zweiten Pass-Gate-Transistor gemeinsam genutzt. Der zweite Pullup-Transistor, der zweite Pulldown-Transistor und der zweite Pass-Gate-Transistor sind längs einer zweiten Geraden ausgerichtet.
Vorangehend werden Merkmale verschiedener Ausführungsformen kurz dargestellt, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung leicht als eine Grundlage dafür einsetzen können, andere Prozesse und Strukturen zu konzipieren oder abzuwandeln, um die gleichen Zielstellungen zu realisieren und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Fachleute sollten auch erkennen, dass derartige gleichwertige Konstruktionen nicht vom Grundgedanken und Umfang der vorliegenden Offenbarung abweichen und dass sie hierin verschiedenartige Veränderungen, Ersetzungen und Abwandlungen erzeugen können, ohne vom Grundgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims

Statische Direktzugriffsspeicher(SRAM)-Zelle mit: einem ersten Rand und einem zweiten Rand, der dem ersten Rand gegenüberliegt und parallel zu ihm ist; einem ersten Pullup-Transistor und einem zweiten Pullup-Transistor; einem ersten Pulldown-Transistor und einem zweiten Pulldown-Transistor, die mit dem ersten Pullup-Transistor und dem zweiten Pullup-Transistor überkreuz gelatchte Inverter ausbilden; einem ersten Pass-Gate-Transistor und einem zweiten Pass-Gate-Transistor, wobei jeder von dem ersten und zweiten Pullup-Transistor, dem ersten und zweiten Pulldown-Transistor sowie dem ersten und zweiten Pass-Gate-Transistor eine Bodenplatte als einen ersten Source-/Drain-Bereich, einen Kanal über der Bodenplatte und eine Deckplatte über dem Kanal als einen zweiten Source-/Drain-Bereich aufweist; und einem ersten, einem zweiten, einem dritten und einem vierten aktiven Bereich, von denen sich jeder vom ersten Rand bis zum zweiten Rand erstreckt.
SRAM-Zelle nach Anspruch 1, wobei: der erste aktive Bereich sowohl als die Bodenplatte des ersten Pullup-Transistors als auch die Bodenplatte des zweiten Pullup-Transistors dient; und der zweite aktive Bereich sowohl als die Bodenplatte des ersten Pulldown-Transistors als auch die Bodenplatte des zweiten Pulldown-Transistors dient.
SRAM-Zelle nach Anspruch 1 oder 2, wobei der erste aktive Bereich ein CVdd-Stromknoten und der zweite aktive Bereich ein CVss-Stromknoten ist.
SRAM-Zelle nach einem der vorhergehenden Ansprüche, wobei der dritte aktive Bereich eine Bitleitung und der vierte aktive Bereich eine komplementäre Bitleitung ist.
SRAM-Zelle nach einem der vorhergehenden Ansprüche, wobei der erste Pullup-Transistor, der erste Pulldown-Transistor und der erste Pass-Gate-Transistor längs einer Geraden ausgerichtet sind, die parallel zum ersten Rand ist.
SRAM-Zelle nach einem der vorhergehenden Ansprüche, wobei der erste Pullup-Transistor, der erste Pulldown-Transistor und der erste Pass-Gate-Transistor eine gleiche Deckplatte als einen gemeinsamen Drain-Bereich nutzen.
SRAM-Zelle nach einem der vorhergehenden Ansprüche, ferner mit einem dritten Rand und einem vierten Rand, die einander gegenüberliegen und senkrecht zum ersten Rand sowie zum zweiten Rand sind, wobei der erste Rand und der zweite Rand länger als der dritte Rand und der vierte Rand sind.
SRAM-Zelle nach einem der vorhergehenden Ansprüche, wobei der erste Pass-Gate-Transistor und der zweite Pass-Gate-Transistor Transistoren vom n-Typ sind und wobei die SRAM-Zelle eine n-Wanne und auf den gegenüberliegenden Seiten der n-Wanne zwei p-Wannen aufweist.
SRAM-Zelle nach einem der Ansprüche 1 bis 7, wobei der erste Pass-Gate-Transistor und der zweite Pass-Gate-Transistor Transistoren vom p-Typ sind und wobei die SRAM-Zelle eine p-Wanne und auf den gegenüberliegenden Seiten der p-Wanne zwei n-Wannen aufweist.
Statische Direktzugriffsspeicher(SRAM)-Zellenanordnung mit: mehreren SRAM-Zellen, die als mehrere Zeilen und Spalten angeordnet sind; einem ersten durchgehenden aktiven Bereich, der sich in eine Spalte aus den mehreren SRAM-Zellen hinein erstreckt, wobei der erste durchgehende aktive Bereich als eine Bitleitung der Spalte aus den mehreren SRAM-Zellen dient; einem zweiten durchgehenden aktiven Bereich, der sich in die Spalte aus den mehreren SRAM-Zellen hinein erstreckt, wobei der zweite durchgehende aktive Bereich als eine CVss-Leitung der Spalte aus den mehreren SRAM-Zellen dient; und einem dritten durchgehenden aktiven Bereich, der sich in die Spalte aus den mehreren SRAM-Zellen hinein erstreckt, wobei der dritte durchgehende aktive Bereich als eine CVdd-Leitung der Spalte aus den mehreren SRAM-Zellen dient.
SRAM-Zelle nach Anspruch 10, ferner mit: einem vierten durchgehenden aktiven Bereich, der sich in die Spalte aus den mehreren SRAM-Zellen hinein erstreckt, wobei der vierte durchgehende aktive Bereich als eine Bitleitungsschiene der Spalte aus den mehreren SRAM-Zellen dient
SRAM-Zelle nach Anspruch 10 oder 11, ferner mit: einer ersten, einer zweiten und einer dritten Bandleitung, die entsprechend den ersten, den zweiten und den dritten durchgehenden aktiven Bereich überdecken, wobei sich die erste, die zweite und die dritte Bandleitung in die Spalte aus den mehreren SRAM-Zellen hinein erstrecken und entsprechend elektrisch an den ersten, den zweiten und den dritten durchgehenden aktiven Bereich gekoppelt sind.
SRAM-Zelle nach einem der Ansprüche 10 bis 12, ferner mit: einer Bandzellenzeile, die parallel zu einer Zeile von mehreren SRAM-Zellen ist und an sie angrenzt, wobei sich der erste, der zweite und der dritte durchgehende aktive Bereich in eine der Bandzellen hinein erstrecken und wobei die eine der Bandzellen den ersten, den zweiten und den dritten durchgehenden aktiven Bereich elektrisch an eine darüber liegende Bitleitung, eine darüber liegende CVss-Leitung und eine darüber liegende CVdd-Leitung in einer Metallschicht anschließt.
SRAM-Zelle nach einem der Ansprüche 10 bis 13, wobei die Bandzellenzeile keine SRAM-Zelle aufweist.
Statische Direktzugriffsspeicher(SRAM)-Zelle mit: einem ersten Pullup-Transistor und einem zweiten Pullup-Transistor; einem ersten Pulldown-Transistor und einem zweiten Pulldown-Transistor, die mit dem ersten Pullup-Transistor und dem zweiten Pullup-Transistor überkreuz gelatchte Inverter ausbilden; einem ersten Pass-Gate-Transistor und einem zweiten Pass-Gate-Transistor, wobei jeder von dem ersten und zweiten Pullup-Transistor, dem ersten und zweiten Pulldown-Transistor sowie dem ersten und zweiten Pass-Gate-Transistor eine Bodenplatte als einen ersten Source-/Drain-Bereich, einen Kanal über der Bodenplatte und eine Deckplatte über dem Kanal als einen zweiten Source-/Drain-Bereich aufweist; einer ersten Deckplatte, die von dem ersten Pullup-Transistor, dem ersten Pulldown-Transistor und dem ersten Pass-Gate-Transistor gemeinsam genutzt wird, wobei der erste Pullup-Transistor, der erste Pulldown-Transistor und der erste Pass-Gate-Transistor längs einer ersten Geraden ausgerichtet sind; und einer zweiten Deckplatte, die von dem zweiten Pullup-Transistor, dem zweiten Pulldown-Transistor und dem zweiten Pass-Gate-Transistor gemeinsam genutzt wird, wobei der zweite Pullup-Transistor, der zweite Pulldown-Transistor und der zweite Pass-Gate-Transistor längs einer zweiten Geraden ausgerichtet sind.
SRAM-Zelle nach Anspruch 15, ferner mit: einem ersten Rand und einem zweiten Rand, die einander gegenüberliegen; und einem ersten, einem zweiten, einem dritten und einem vierten aktiven Bereich, von denen sich jeder vom ersten Rand bis zum zweiten Rand erstreckt, wobei der erste, der zweite, der dritte und der vierte aktive Bereich entsprechend als eine Bitleitung, eine CVss-Leitung, eine CVdd-Leitung und eine Bitleitungsschiene dienen.
SRAM-Zelle nach Anspruch 15 oder 16, ferner mit: einer ersten, einer zweiten, einer dritten und einer vierten Bandleitung, die sich vom ersten Rand bis zum zweiten Rand erstrecken, wobei entsprechend die erste, die zweite, die dritte und die vierte Bandleitung den ersten, den zweiten, den dritten und den vierten aktiven Bereich überdecken und elektrisch an ihn gekoppelt sind.
SRAM-Zelle nach einem der Ansprüche 15 bis 17, wobei der zweite aktive Bereich als ein gemeinsamer Source-Bereich des ersten Pulldown-Transistors des zweiten Pulldown-Transistors dient.
SRAM-Zelle nach einem der Ansprüche 15 bis 18, wobei der dritte aktive Bereich als ein gemeinsamer Source-Bereich des ersten Pullup-Transistors und des zweiten Pullup-Transistors dient.
SRAM-Zelle nach einem der Ansprüche 15 bis 19, wobei die erste Gerade und die zweite Gerade parallel zueinander sind.