CN105788628A - 具有垂直围栅mosfet的sram单元 - Google Patents
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- 230000003068 static effect Effects 0.000 claims abstract description 11
- 230000005540 biological transmission Effects 0.000 claims description 48
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 108010032595 Antibody Binding Sites Proteins 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 description 22
- 239000002184 metal Substances 0.000 description 22
- 239000004065 semiconductor Substances 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 229910001092 metal group alloy Inorganic materials 0.000 description 4
- 229910015890 BF2 Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000002070 nanowire Substances 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910004166 TaN Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000003032 molecular docking Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910004490 TaAl Inorganic materials 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 239000002061 nanopillar Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011819 refractory material Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种静态随机存取存储器(SRAM)单元，包括第一边界和与第一边界相对且平行的第二边界、第一和第二上拉晶体管、与第一和第二上拉晶体管形成交叉锁存反相器的第一和第二下拉晶体管、以及第一和第二传输栅极晶体管。第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、以及第一传输栅极晶体管和第二传输栅极晶体管中的每一个均包括作为第一源极/漏极区的底板、位于底板上方的沟道、以及位于沟道上方作为第二源极/漏极区的顶板。SRAM单元还包括第一、第二、第三和第四有源区，每个有源区均从第一边界延伸至第二边界。本发明还提供了一种静态随机存取存储器(SRAM)单元阵列。
Description
技术领域
本发明总体涉及半导体领域，更具体地，涉及静态随机存取存储器(SRAM)。
背景技术
静态随机存取存储器(SRAM)通常用于集成电路中。SRAM单元具有无需重新刷新而保持数据的优势特征。随着对集成电路的速度的要求不断提高，SRAM单元的读取速度和写入速度也变得更为重要。此外，SRAM中的金属氧化物半导体场效应晶体管(MOSFET)的寄生电容需要非常低以适合高速的SRAM单元。
发明内容
根据本发明的一个方面，提供了一种静态随机存取存储器(SRAM)单元，包括：第一边界和第二边界，第二边界与第一边界相对且平行；第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，第一下拉晶体管和第二下拉晶体管与第一上拉晶体管和第二上拉晶体管形成交叉锁存反相器；第一传输栅极晶体管和第二传输栅极晶体管，其中，第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、以及第一传输栅极晶体管和第二传输栅极晶体管中的每一个均包括作为第一源极/漏极区的底板、位于底板上方的沟道、以及位于沟道上方作为第二源极/漏极区的顶板；以及第一、第二、第三和第四有源区，每个有源区从第一边界延伸至第二边界。
优选地，第一有源区用作第一上拉晶体管的底板和第二上拉晶体管的底板；以及第二有源区用作第一下拉晶体管的底板和第二下拉晶体管的底板。
优选地，第一有源区为CVdd电源节点，而第二有源区为CVss电源节点。
优选地，第三有源区是位线，而第四有源区是互补位线。
优选地，第一上拉晶体管、第一下拉晶体管和第一传输栅极晶体管与平行于第一边界的直线对准。
优选地，第一上拉晶体管、第一下拉晶体管和第一传输栅极晶体管共用同一顶板作为共用漏极区。
优选地，该SRAM还包括：第三边界和第四边界，第三边界和第四边界彼此相对并且垂直于第一边界和第二边界，其中，第一边界和第二边界长于第三边界和第四边界。
优选地，第一传输栅极晶体管和第二传输栅极晶体管是n型晶体管，并且SRAM单元包括一n阱和位于n阱相对两侧的两个p阱。
优选地，第一传输栅极晶体管和第二传输栅极晶体管是p型晶体管，并且SRAM单元包括一p阱和位于p阱相对两侧的两个n阱。
根据本发明的另一方面，提供了一种静态随机存取存储器(SRAM)单元阵列，包括：多个SRAM单元，布置成多行和多列；第一连续有源区，延伸至多个SRAM单元中的一列内，其中，第一连续有源区用作多个SRAM单元中的该列的位线；第二连续有源区，延伸至多个SRAM单元中的该列内，其中，第二连续有源区用作多个SRAM单元中的该列的CVss线；以及第三连续有源区，延伸至多个SRAM单元中的该列内，其中，第三连续有源区用作多个SRAM单元中的该列的CVdd线。
优选地，该SRAM单元阵列还包括：第四连续有源区，延伸至多个SRAM单元中的该列内，其中，第四连续有源区用作多个SRAM单元中的该列的反相位线。
优选地，该SRAM单元阵列还包括：第一带状线、第二带状线和第三带状线，分别与第一连续有源区、第二连续有源区和第三连续有源区重叠，其中，第一带状线、第二带状线和第三带状线延伸至多个SRAM单元中的该列内，并且分别电耦合至第一连续有源区、第二连续有源区和第三连续有源区。
优选地，该SRAM单元阵列还包括：带状单元行，平行于且邻接多个SRAM单元的一行，其中，第一连续有源区、第二连续有源区和第三连续有源区延伸至一个带状单元内，并且该带状单元将第一连续有源区、第二连续有源区和所述第三连续有源区电连接至金属层中的上覆的位线、上覆的CVss线和上覆的CVdd线。
优选地，带状单元行不包括SRAM单元。
根据本发明的又一方面，提供了一种静态随机存取存储器(SRAM)单元，包括：第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，第一下拉晶体管和第二下拉晶体管与第一上拉晶体管和第二上拉晶体管形成交叉锁存反相器；第一传输栅极晶体管和第二传输栅极晶体管，其中，第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、以及第一传输栅极晶体管和第二传输栅极晶体管中的每一个均包括作为第一源极/漏极区的底板、位于底板上方的沟道、以及位于沟道上方作为第二源极/漏极区的顶板；第一顶板，被第一上拉晶体管、第一下拉晶体管和第一传输栅极晶体管共用，其中，第一上拉晶体管、第一下拉晶体管和第一传输栅极晶体管与第一直线对准；以及第二顶板，被第二上拉晶体管、第二下拉晶体管和第二传输栅极晶体管共用，其中，第二上拉晶体管、第二下拉晶体管和第二传输栅极晶体管与第二直线对准。
优选地，该SRAM单元还包括：第一边界和第二边界，彼此相对；以及第一、第二、第三和第四有源区，从第一边界延伸至第二边界，其中，第一有源区、第二有源区、第三有源区和第四有源区分别用作位线、CVss线、CVdd线和反相位线。
优选地，该SRAM单元还包括：第一、第二、第三和第四带状线，均从第一边界延伸至第二边界，其中，第一带状线、第二带状线、第三带状线和第四带状线分别与第一有源区、第二有源区、第三有源区和第四有源区重叠且电耦合至第一有源区、第二有源区、第三有源区和第四有源区。
优选地，第二有源区用作第一下拉晶体管和第二下拉晶体管的共用源极区。
优选地，第三有源区用作第一上拉晶体管和第二上拉晶体管的共用源极区。
优选地，第一直线和第二直线彼此平行。
附图说明
当结合附图进行阅读时，从下面详细的描述可以最佳地理解本发明的各方面。应该注意，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，各种部件的尺寸可以被任意增加或减少。
图1和图2为根据一些实施例的包括n型传输栅极晶体管的静态随机存取存储器(SRAM)的电路图；
图3是根据一些实施例的n型和p型垂直围栅(VGAA)晶体管的截面图；
图4示出了根据一些实施例的VGAA晶体管的各个级和处于各个级的部件的示意截面图；
图5是根据一些实施例的SRAM单元的示例性布图，其中，VGAA晶体管的沟道区是纳米线；
图6是根据一些实施例的SRAM单元的示例性布图，其中，VGAA晶体管的沟道区是纳米条；
图7至图11是根据一些示例性实施例的SRAM单元的布图；
图12示出了根据各个实施例的SRAM单元的阵列和相应的有源区和带状单元；
图13示出了根据各个实施例的SRAM单元阵列中的SRAM单元的方位；
图14示出了根据各个实施例的SRAM单元阵列和相应的带状单元的示意框图；
图15示出了根据各个实施例的单一SRAM单元阵列和相应的带状单元的示意框图；
图16和图17是根据一些实施例的包括p型传输栅极晶体管的SRAM单元的电路图；
图18是根据一些实施例的包括p型传输栅极晶体管的SRAM单元的示例性布图，其中，VGAA晶体管的沟道区是纳米线；以及
图19是根据一些实施例的SRAM单元的示例性布图，其中，VGAA晶体管的沟道区是纳米条。
具体实施方式
以下公开提供了许多用于实现本发明的不同特征的不同实施例或实例。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间可以形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等的空间相对术语，以描述如图中所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除图中所示的方位之外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且本文中使用的空间相对描述符可以同样地作出相应的解释。
根据各个示例性实施例提供了包括垂直围栅(VGAA)晶体管的静态随机存取存储器(SRAM)单元。讨论了实施例的变型。在通篇的不同视图和说明性实施例中，类似的参考标号用于表示类似的元件。
图1示出了根据一些实施例的SRAM单元10的电路图。SRAM单元10包括传输栅极晶体管PG-1和PG-2、上拉晶体管PU-1和PU-2、以及下拉晶体管PD-1和PD-2，其中，上拉晶体管PU-1和PU-2为P型金属氧化物半导体(PMOS)晶体管，下拉晶体管PD-1和PD-2为N型金属氧化物半导体(NMOS)晶体管。根据一些实施例传输栅极晶体管PG-1和PG-2是N型晶体管。传输栅极晶体管PG-1和PG-2的栅极连接至并且受控于确定是否选择SRAM单元10的字线WL。由上拉晶体管PU-1和PU-2以及下拉晶体管PD-1和PD-2形成的锁存器存储位元，其中，位元的互补值存储在存储节点110和存储节点112中。存储的位元可以通过位线BL和反相位线BLB写入SRAM单元10或从SRAM单元10中读取，其中，BL和BLB可以携带互补位线信号。SRAM单元10通过具有正电源电压(也表示为CVdd)的正电源节点CVdd供电。SRAM单元10还连接至电源节点/电压CVss，其可以为电接地。
上拉晶体管PU-1和PU-2的源极连接至电源电压/节点CVdd。下拉晶体管PD-1和PD-2的源极连接至电源电压/节点CVss。晶体管PU-1和PD-1的栅极连接至晶体管PU-2和PD-2的漏极，且连接节点为存储节点112。晶体管PU-2和PD-2的栅极连接至晶体管PU-1和PD-1的漏极，且连接节点为存储节点110。传输栅极晶体管PG-1的源极区在位线节点处连接至位线BL，并且传输栅极晶体管PG-1的漏极区连接至存储节点110。传输栅极晶体管PG-2的源极区在反相位线节点处连接至反相位线BLB(互补位线)，并且传输栅极晶体管PG-2的漏极区连接至存储节点112。
图2示出了SRAM单元10的可选电路图，其中，图1中的晶体管PU-1和PD-1表示为第一反相器反相器-1，而晶体管PU-2和PD-2表示为第二反相器反相器-2。第一反相器反相器-1的输出端连接至晶体管PG-1和第二反相器反相器-2的输入端。第二反相器反相器-2的输出端连接至晶体管PG-2和第一反相器反相器-1的输入端。
图3示出了根据一些实施例的包括p型VGAA晶体管14A和n型VGAA晶体管14B的示例性VGAA晶体管的截面图。VGAA晶体管14A和14B具有垂直沟道，并且栅介质和栅电极形成环绕相应的垂直沟道的全环。此外，在VGAA晶体管中，源极/漏极区中的一个位于相应的沟道上方，而源极/漏极区中的另一个位于相应的沟道的下面。浅沟槽隔离(STI)区11将半导体区(诸如，N阱22A、P阱22B和/或半导体衬底20)的各部分限定为多个有源区(也被称为OD区)。N阱22A可以掺杂有P、As、Sb、Ge、N、C或它们的组合。P阱22B可以掺杂有B11、BF2、In、Ge、N、C或它们的组合。N阱22A和P阱22B可以通过注入有介于约1E12/cm2至约5E13/cm2之间的剂量进行掺杂。在一些实施例中，OD区为半导体区(22A、22B和20)中高于STI区11的底面的部分。例如，在图3中，示出了有源区15(诸如，15A和15B)。基于有源区15A和15B分别形成VGAA晶体管14A和14B。
P型VGAA晶体管14A包括位于N阱22A上方且与其接触的第一源极/漏极(P+)区26A、以及位于P+源极/漏极区26A上方的硅化物区28A。可以通过外延和/或注入形成P+区26A。P+区26A和硅化物区28A共同被称为晶体管14A的底板。在一些实施例中，可以为P+区的源极/漏极延伸区30A形成在源极/漏极区26A上方。在整个说明书中，源极/漏极延伸区也被称为轻掺杂漏极(LDD)区，尽管它们可以为轻掺杂(例如，掺杂浓度低于约1E17/cm3，表示为“P-”)、重掺杂(例如，掺杂浓度高于约1E21/cm3，表示为“P+”)或中度掺杂(例如，掺杂浓度介于约1E17/cm3和约1E21/cm3之间，表示为“P”)。P型VGAA晶体管14A的源极/漏极区可以通过掺杂和光刻工艺形成，并且可以掺杂有B11、BF2、In、N、C或它们的组合。
为n型半导体区的沟道区32A是形成在源极/漏极延伸区30A上方的垂直沟道。沟道区32A可以包括半导体材料(其可以通过外延形成)，诸如硅、锗、SiGe、SiC、SP、SiPC、III-V族化合物半导体等。例如，III-V族化合物半导体可以包括InP、InAS、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN、AlPN或它们的组合。栅介质34A环绕沟道区32A，并且可以由氧化硅、氮化硅、高k介电材料、它们的组合或它们的多层形成。形成栅电极36A以环绕栅电极34A，栅电极36A可以由多晶硅或诸如金属、金属合金、金属硅化物等的另一种导电材料形成。LDD区40A形成在沟道区32A上方。由多晶硅、硅化物、金属、金属合金等形成的导电层的顶板44A形成在LDD区40A上方。顶板44A用作VGAA晶体管14A的第二源极/漏极区。
N型VGAA晶体管14B包括位于P阱22B上方且与P阱22B接触的第一源极/漏极(N+)区26B以及位于N+源极/漏极区26B上方的硅化物区28B。可以通过外延和/或注入形成N+区26B。N+区26B和硅化物区28B共同被称为晶体管14B的底板。在一些实施例中，可以为N+区、N区或N-区的源极/漏极延伸区30B形成在源极/漏极区26B上方。N型VGAA晶体管14B的源极/漏极区可以通过掺杂和光刻工艺形成，并且可以掺杂有B11、BF2、In、Ge、N、C、或它们的组合。
为p型半导体区的沟道区32B是位于源极/漏极延伸区30B上方的垂直沟道。沟道区32B可以包括从用于形成沟道区32A的相同候选半导体材料中选择的半导体材料。栅介质34B环绕沟道区32B。形成栅电极36B以环绕栅介质34B，栅电极36B可以由多晶硅或诸如金属、金属合金、金属硅化物等的另一种导电材料形成。N+/N/N-LDD区40B形成在沟道区32B上方。由多晶硅、硅化物、金属、金属合金等形成的导电层的顶板44B形成在LDD区40B上方。顶板44B用作VGAA晶体管14B的第二源极/漏极区。顶板44A和44B可以由硅、硅化物(其可以为Ti基、Co基、Ni基或Pt基)、TiN、TaN、W、Cu、Al或它们的组合形成。
在一些示例性实施例中，用于栅介质34A和34B中的高k介电材料包括SiON、Si3N4、Ta2O5、Al2O3、它们的多层或它们的组合。此外，高k介电材料可以包括正硅酸乙酯(TEOS)、含氮氧化物、氮氧化物、含Hf氧化物、含钽氧化物、含铝氧化物或它们的组合。高k介电材料的k值可以高于约10。栅电极36A可以具有高功函，例如，高于约4.5eV，并且可以介于约4.5eV和约5.0eV之间。栅电极36B可以具有低功函，例如低于约4.5eV，并且可以介于约4.0eV和约4.5eV之间。可以通过从多晶硅、TiN、TaN、TiAl、TaAl、含Ti层、含Ta层、含氮层、含W层、耐火材料等中选择合适的材料来调整合适的功函。
顶板接触件48(诸如48A和48B)分别形成在顶板44A和44B上方且分别电连接至顶板44A和44B。OD接触件46A和46B分别连接至底板(源极/漏极区)28A/26A和28B/26B。VGAA晶体管14A和14B形成在介电层12中，介电层12可以包括多个介电层。本发明的实施例中的晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2(图5至图12和图16至图19)可以具有如图3中所示的结构。
连接至VGAA晶体管14A和14B的互连结构可以包括第一级通孔(被称为通孔-1)50。第一级金属线/焊盘(被称为M1线/焊盘)52位于通孔-1通孔50上方且连接至通孔-1通孔50。第二级通孔(被称为通孔-2)54位于M1线/焊盘52上方且连接至M1线/焊盘52。第二级金属线/焊盘(被称为M2线/焊盘)56位于通孔-2通孔54上方且连接至通孔-2通孔54。在整个说明书中，后面带有符号“-”的符号和数字可以后缀于参考符号50、52、54和56以进一步指代单独的通孔和金属线/焊盘。
图4示意性地示出整个说明书中讨论的部件和相应的级。图4中的部件也对应于图3中的部件。每级和每层中均包括一个或多个介电层和形成在其中的导电部件。处于相同级的各导电部件可以具有基本彼此齐平的顶面和基本彼此齐平的底面，并且可以同时形成。例如，具有OD级，OD(有源区)15(包括15A和15B)位于OD级内。“接触级”位于OD级上方，其中，接触插塞形成在接触级中。接触级中的部件包括OD接触件(诸如，图3中的46A和46B)、顶板接触件(诸如，图3中的48A和48B)、栅极接触件(诸如，图4中的58)、对接接触件(诸如图4中的49)等。接触级上方存在通孔-1级、M1级、通孔-2级和M2级。在后续的讨论中，当讨论各部件时，可以发现参考图3和图4中它们的名称和参考标号来找到它们所在的级。整个说明书中的部件的参考标号可使用图3和图4中的后带有符号“-”的参考标号和数字来指代。例如，当一部件以后带有符号“-”的52和数字表示时，其表示该部件为M1级中的部件中的一个。当一部件以后带有符号“-”的15和数字表示时，其表示该部件为有源区中的一个。
图4也包括对接接触件49，其包括落在(landing)栅电极上的底面和落在诸如N+区、P+区或相应的上覆硅化物区(未示出)的有源区上的另一个底面。此外，进一步示出了栅极接触件58。在图4中所示的示例性实施例中，栅极接触件58落在栅电极上且电连接至栅电极，栅极接触件被两个VGAA晶体管共用。
图5示出了根据一些示例性实施例的SRAM单元10的布图。使用虚线示出了SRAM单元10的形成矩形的边界10A、10B、10C和10D。在一些实施例中，SRAM单元10的长边界10A和10B具有长度L，而SRAM单元10的短边界10C和10D具有宽度W，其中L/W比率为大于1.0或大于约2.5。在整个说明书中，长边界10A和10B的延伸方向(X方向)被称为SRAM单元10的纵向，而短边界10C和10D的方向(Y方向)被称为SRAM单元10的横向。SRAM单元10包括N阱22A和位于N阱22A的相对两侧的两个P阱22B。SRAM单元10包括OD区15(包括15-1、15-2、15-3和15-4)，其为图4中处于“OD”级的有源区。在一些实施例中，在SRAM单元10中，除了OD区15-1、15-2、15-3和15-4以外没有额外的OD。
OD区15-1、15-2、15-3和15-4中的每一个均为从边界10A延伸至相对边界10B的连续OD。当边界10A和10B与相邻的SRAM单元的边界对接时，OD区15-1、15-2、15-3和15-4将连接至相邻的SRAM单元的对应OD。OD区15-1、15-2、15-3和15-4彼此平行，并且在SRAM单元10的横向上延伸。STI区11将相邻的OD区15-1、15-2、15-3和15-4彼此分隔开。因此，本发明中的OD不同于常规SRAM单元中的OD。常规SRAM单元中的OD包括每个SRAM单元中的四个OD，其中两个OD具有终止于SRAM单元的内部的端部而未延伸至边界处。OD区15-1用作位线BL。OD区15-2用作反相位线BLB。OD区15-3用作电源轨(节点)以传导电源电压CVss(其可以为电接地)，并且也用作晶体管PD-1和PD-2的源极区。OD区15-4用作电源轨(节点)以传导正电源电压VDdd，并且也用作晶体管PU-1和PU-2的源极区。OD区15-1、15-2和15-3位于P阱22B中，而OD区15-4位于N阱22A中。尽管OD区15-1、15-2、15-3和15-4示出为具有相同的宽度，但是它们可以具有不同的宽度。例如，OD区15-3(CVss线)可以比(在X方向上)OD区15-4(CVdd线)宽约20％以上。
SRAM单元10包括晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2，其中各晶体管的沟道区示出为圆形。圆形表示根据一些实施例的晶体管的沟道区(指图3中的32A和32B)的顶视图形状，其中，沟道区可以为纳米线。沟道区的顶视图形状可以具有其他形状，包括但不限于，矩形、六边形、三角形、椭圆形等。根据晶体管是否为p型或n型VGAA晶体管，晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2中的每一个均可以具有图3中所示的结构。因此，晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2中的每一个均包括用作底板(和第一源极/漏极区)的OD和用作第二源极/漏极区的顶板。
OD区15-1用于形成晶体管PG-1。OD区15-2用于形成晶体管PG-2。晶体管PD-1和PD-2形成在OD区15-3上，其中，OD区15-3形成底板，该底板为晶体管PD-1和PD-2的共用源极区(对应于图3中的区28B/26B)。晶体管PU-1和PU-2形成在OD区15-4上，其中，OD区15-4形成底板，其为晶体管PU-1和PU-2的共用源极区(对应于图3中的区28A/26A)。未示出围绕相应沟道区的栅介质。
栅电极36-1被晶体管PD-1和PU-1共用，并且环绕晶体管PD-1和PU-1的沟道区。栅电极36-2被晶体管PD-2和PU-2共用，并且环绕晶体管PD-2和PU-2的沟道区。栅电极36-3环绕晶体管PG-1的沟道区，并且如图所示电连接至字线接触件。栅电极36-4环绕晶体管PG-2的沟道区，并且如图所示电连接至另一个字线接触件。
在一些实施例中，晶体管PU-1、PD-1和PG-1与在SRAM单元10的纵向上延伸的直线35-1对准。晶体管PU-2、PD-2和PG-2与在SRAM单元10的纵向上延伸的另一个直线35-2对准。
图6示出了根据本发明的可选实施例的SRAM单元10的布图。除了晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2的沟道区为长度L1明显大于相应宽度W1的纳米柱以外，这些实施例类似于图5中的实施例。长度L1的增加导致沟道宽度的增加，沟道宽度等于2(L1+W1)，因此晶体管的饱和电流高。根据一些实施例，下拉晶体管PD-1和PD-2的沟道宽度(等于2(L1+W1)，其中L1和W1属于相应的晶体管)为上拉晶体管PU-1和PU-2的沟道宽度的至少120％。传输栅极晶体管PG-1和PG-2的沟道宽度为上拉晶体管PU-1和PU-2的沟道宽度的至少120％。此外，下拉晶体管PD-1和PD-2的沟道宽度大于晶体管PU-1、PU-2、PG-1和PG-2的沟道宽度。
图7示出了SRAM单元10的示例性布图，其与图6中所示的SRAM单元10相同，除了进一步示出诸如接触件和顶板(指图4中“接触件级”和“顶板”中的部件)的额外部件(除了图6中所示的部件)。图7示出了顶板44-1和44-2，其为晶体管PD-1、PD-2、PU-1、PU-2、PG-1和PG-2的顶板。可以参考图3中的顶板44A和44B的位置，找到顶板44-1和44-2的位置。顶板44-1被晶体管PU-1、PD-1和PG-1共用，并且用作图1中所示的存储节点110。顶板44-1也用作晶体管PU-1、PD-1和PG-1的共用漏极区。顶板44-2被晶体管PU-2、PD-2和PG-2共用，并且用作图1中所示的存储节点112。顶板44-2用作PU-2、PD-2和PG-2的共用漏极区。
如图7所示，栅极接触件58-2形成在栅电极36-2上方且电耦合至栅电极36-2。局部连接件48-1形成在栅极接触件58-2和顶板44-1上方且互连栅极接触件58-2和顶板44-1。因此，局部连接件48-1用于将晶体管PU-1、PD-1和PG-1的漏极区电连接至栅电极36-2，栅电极36-2用作晶体管PU-2和PD-2的栅电极。栅极接触件58-1形成在栅电极36-1上方且电耦合至栅电极36-1。局部连接件48-2形成在栅极接触件58-1和顶板44-2上方且互连栅极接触件58-1和顶板44-2。因此，局部连接件48-2用于将晶体管PU-2、PD-2和PG-2的漏极区电连接至栅电极36-1，栅电极36-用作晶体管PU-1和PD-1的栅电极。因此，栅极接触件58-1和58-2以及局部连接件48-1和48-2共同将晶体管PD-1、PD-2、PU-1、PU-2、PG-1和PG-2连接成SRAM单元10。因此SRAM单元10的连接非常简单。在一些实施例中，局部连接件48-1和48-2处于与图3中的顶板接触件48A和48B的级相类似的级中。
在图7所示的实施例中，局部连接件48-2介于OD区15-2和15-4之间并且与OD区15-2和15-4不重叠。同样地，局部连接件48-1介于OD区15-1和15-3之间并且与OD区15-1和15-3不重叠。在一些实施例中，为了减小SRAM单元的尺寸，局部连接件48-1和48-2可以与一些OD区重叠。例如，图8示出了一些示例性实施例。在这些实施例中，局部连接件48-2的一部分与OD区15-2的一部分重叠。局部连接件48-2仍与OD区15-2垂直间隔开并且与OD区15-2电路断开。局部连接48-1的一部分与OD区15-1的一部分重叠。在这些实施例中，局部连接48-1仍与OD区15-1垂直间隔开并且与OD区15-1电路断开。
图9示出了SRAM单元10的布图中的更多的部件。除了图9中示出了金属线和相应的通孔以外，图9中的SRAM单元10的布图类似于图8中SRAM单元的布图。图10示出了M1级金属线，诸如位线BL52-1、反相位线BLB52-2、CVss线52-3和CVdd线52-4。M1级金属线52-1、52-2、52-3和52-4在SRAM单元10的横向上延伸，该横向可以为列方向。从M1级金属线52-1、52-2、52-3和52-4到下面的OD15-1、15-2、15-3和15-4的连接位于SRAM单元的外部，并且在图12中示出。
进一步参照图9，字线56-1在诸如行方向的第二方向上延伸。着落岛部52-5和52-6是形成在M1级中的金属焊盘/线，并且形成在SRAM单元10的边界上。字线56-1形成在M2级(参照图4)中，并且通过通孔-2通孔54-1和54-2电连接至M1着落岛部52-5和52-6，然后通过字线接触件电连接至栅电极36-3和36-4。
图10示出了根据一些实施例的SRAM单元10的布图。除了额外的CVss线56-2设置在M2级中(图4)以外，这些实施例类似于图9中所示的实施例。CVss线56-2平行于M2级字线56-1。CVss线56-2可与下面的M1级CVss线52-3构成网格。
图11示出了根据又一可选实施例的SRAM单元10的布图。这些实施例与图9和图10中的实施例不同在于：图9和图10中的M1级部件重新调配在图11中的M2级中，而图9和图10中的M2级部件重新调配在图11中的M1级中。例如，图11示出了M2级金属线，诸如位线BL56-1’、反相位线BLB56-2’、CVss线56-3’和CVdd线56-4’，各条金属线在列方向上延伸。在M1级中提供字线52-1’(参照图4)，并且在行方向上延伸。在这些实施例中，因为字线52-1’已经在M1级中，所以，不需要在M1级中形成连接至字线52-1’的岛部(诸如图9中的52-5和52-6)。相反，字线52-1’可以通过栅极接触件直接连接至栅电极36-3和36-4。
图12示出了布置成包括多个行和列的阵列的多个SRAM单元10的布图，其中，相邻的SRAM单元10对接。根据一些实施例，OD区15-1、15-2、15-3和15-4中的每一个均为延伸穿过多个行的连续长OD带。长而连续的OD带通过STI区11彼此分隔开，STI区11也形成为在列方向上延伸的长带。
应该理解，当OD区用于传导位线的电压/信号(CVdd电压和CVss电压)时，由于OD区具有高电阻值，所以在OD区上可以具有高电压降。因此金属线52-1、52-2、52-3和52-4可以在相同的方向(平行于)上运行，并且可以分别与OD区15-1、15-2、15-3和15-4重叠以连接至相应的OD区。因此，金属线52-1、52-2、52-3和52-4在下文中被称为OD带状线。因为金属线52-1、52-2、52-3和52-4具有比OD区15-1、15-2、15-3和15-4小很多的电阻，所以，削弱了了或基本消除了使用OD区作为导体的不利影响。因此，多个带状单元114用于形成将金属线52-1、52-2、52-3和52-4连接至相应的OD区15-1、15-2、15-3和15-4的接触插塞。连接件包括通孔-1通孔50-1、50-2、50-3和50-4以及OD接触件46-1、46-2、46-3和46-4。带状单元114形成将两个相邻的SRAM单元行分隔开的行。
图13示出了SRAM单元阵列的一部分，其包括四个SRAM单元10。在SRAM单元10中示出图案“F”以说明SRAM单元10的布图的相应方向。如图案F的方向所示，SRAM单元10的第二行的布图与SRAM单元10的第一行的布图互为镜像，而SRAM单元10的第二列的布图与SRAM单元10的第一列的布图互为镜像。
图14示出了示意框图，其中示出了SRAM阵列和带状单元。在一些实施例中，周期性地形成带状单元行。例如，可以形成两个带状单元以与SRAM阵列的相对两侧对接，该SRAM阵列包括4行以上(诸如8行、16行、32行或更多)和8列以上(诸如16列、32列、64列或更多)的SRAM单元。如图所示，带状单元114-1和114-2与SRAM阵列200-1的相对两侧对接，而带状单元114-2和114-3与SRAM阵列200-2的相对两侧对接。行边缘单元120与SRAM阵列200-1的相对两侧对接，并且在列方向上延伸。行边缘单元120可以用于布置额外的金属线、OD区、栅极区、阱带、伪接触件、伪N阱、伪P阱、伪N+源极/漏极区、伪P+源极/漏极区等。
图15示出了示意框图，其示出了单一SRAM阵列200和带状单元114-1和114-2。在一些实施例中，SRAM阵列200很小。无需在阵列中间形成带状单元。相反，所有的带状单元114-1和114-2以及行边缘单元120形成在SRAM阵列200的外边界上。
SRAM单元的传输栅极晶体管可以使用p型晶体管而不是n型晶体管。图16和图17示出了根据一些实施例的SRAM单元10的相应电路图，其中，传输栅极晶体管PG-1和PG-2为p型晶体管，其为根据本发明的实施例的VGAA晶体管。
图18示出了根据一些实施例的SRAM单元10的布图。SRAM单元10包括位于中间的P阱22B和位于P阱22B的相对两侧的N阱22A。此外，在这些实施例中，OD区15-1、15-2、15-3和15-4中的每一个均为从边界10A延伸至相对边界10B的连续OD。当边界10A和10B与相邻的SRAM单元(未示出，参照图12)的边界对接时，OD区15-1、15-2、15-3和15-4将连接至相邻的SRAM单元的OD区。OD区15-1、15-2、15-3和15-4彼此平行，并且在SRAM单元10的横向上延伸。STI区11将相邻的OD区15-1、15-2、15-3和15-4彼此分隔开。
图19示出了根据可选实施例的SRAM单元10的布图。除了晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2的沟道区的顶视图为具有明显大于相应宽度W1的长度L1的纳米条以外，这些实施例类似于图18中的实施例。
本发明的实施例具有一些优势特征。通过在SRAM单元中采用VGAA晶体管，在不需要牺牲SRAM单元中的晶体管的饱和电流的情况下，可以减小SRAM单元的尺寸。OD区可以用作CVdd或CVss导体和晶体管PU-1和PU-2(或PD-1和PD-2)的共用源极区。
根据本发明的一些实施例，SRAM单元包括第一边界和与第一边界相对且平行的第二边界、第一和第二上拉晶体管、与第一和第二上拉晶体管形成交叉锁存反相器的第一和第二下拉晶体管以及第一和第二传输栅极晶体管。第一和第二上拉晶体管、第一和第二下拉晶体管以及第一和第二传输栅极晶体管中的每一个均包括作为第一源极/漏极区的底板、位于底板上方的沟道以及位于沟道上方作为第二源极/漏极区的顶板。SRAM单元还包括第一、第二、第三和第四有源区，每个有源区均从第一边界延伸至第二边界。
根据本发明的可选实施例，SRAM单元阵列包括布置为多个行和列的多个SRAM单元以及第一、第二和第三连续有源区。第一连续有源区延伸至多个SRAM单元的一列内，并且用作多个SRAM单元中该列的位线。第二连续有源区延伸至多个SRAM单元中的该列内，并且用作多个SRAM单元中的该列的CVss线。第三连续有源区延伸至多个SRAM单元中的该列内，并且用作多个SRAM单元中的该列的CVdd线。
根据本发明的又一些可选实施例，SRAM单元包括第一和第二上拉晶体管、与第一和第二上拉晶体管形成交叉锁存反相器的第一和第二下拉晶体管、以及第一和第二传输栅极晶体管。第一和第二上拉晶体管、第一和第二下拉晶体管以及第一和第二传输栅极晶体管中的每一个均包括作为第一源极/漏极区的底板、位于底板上方的沟道以及位于沟道上方作为第二源极/漏极区的顶板。第一上拉晶体管、第一下拉晶体管和第一传输栅极晶体管共用第一顶板。第一上拉晶体管、第一下拉晶体管和第一传输栅极晶体管与第一直线对准。第二上拉晶体管、第二下拉晶体管和第二传输栅极晶体管共用第二顶板。第二上拉晶体管、第二下拉晶体管和第二传输栅极晶体管与第二直线对准。
上面论述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域的技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
Claims (10)
1.一种静态随机存取存储器(SRAM)单元，包括：
第一边界和第二边界，所述第二边界与所述第一边界相对且平行；
第一上拉晶体管和第二上拉晶体管；
第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管和所述第二下拉晶体管与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存反相器；
第一传输栅极晶体管和第二传输栅极晶体管，其中，所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管、以及所述第一传输栅极晶体管和所述第二传输栅极晶体管中的每一个均包括作为第一源极/漏极区的底板、位于所述底板上方的沟道、以及位于所述沟道上方作为第二源极/漏极区的顶板；以及
第一、第二、第三和第四有源区，每个所述有源区从所述第一边界延伸至所述第二边界。
2.根据权利要求1所述的SRAM，其中，
所述第一有源区用作所述第一上拉晶体管的底板和所述第二上拉晶体管的底板；以及
所述第二有源区用作所述第一下拉晶体管的底板和所述第二下拉晶体管的底板。
3.根据权利要求1所述的SRAM，其中，所述第一有源区为CVdd电源节点，而所述第二有源区为CVss电源节点。
4.根据权利要求1所述的SRAM，其中，所述第三有源区是位线，而所述第四有源区是互补位线。
5.根据权利要求1所述的SRAM，其中，所述第一上拉晶体管、所述第一下拉晶体管和所述第一传输栅极晶体管与平行于所述第一边界的直线对准。
6.根据权利要求1所述的SRAM，其中，所述第一上拉晶体管、所述第一下拉晶体管和所述第一传输栅极晶体管共用同一顶板作为共用漏极区。
7.一种静态随机存取存储器(SRAM)单元阵列，包括：
多个SRAM单元，布置成多行和多列；
第一连续有源区，延伸至所述多个SRAM单元中的一列内，其中，所述第一连续有源区用作所述多个SRAM单元中的该列的位线；
第二连续有源区，延伸至所述多个SRAM单元中的该列内，其中，所述第二连续有源区用作所述多个SRAM单元中的该列的CVss线；以及
第三连续有源区，延伸至所述多个SRAM单元中的该列内，其中，所述第三连续有源区用作所述多个SRAM单元中的该列的CVdd线。
8.根据权利要求7所述的SRAM单元阵列，还包括：
第四连续有源区，延伸至所述多个SRAM单元中的该列内，其中，所述第四连续有源区用作所述多个SRAM单元中的该列的反相位线。
9.一种静态随机存取存储器(SRAM)单元，包括：
第一上拉晶体管和第二上拉晶体管；
第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管和所述第二下拉晶体管与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存反相器；
第一传输栅极晶体管和第二传输栅极晶体管，其中，所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管、以及所述第一传输栅极晶体管和所述第二传输栅极晶体管中的每一个均包括作为第一源极/漏极区的底板、位于所述底板上方的沟道、以及位于所述沟道上方作为第二源极/漏极区的顶板；
第一顶板，被所述第一上拉晶体管、所述第一下拉晶体管和所述第一传输栅极晶体管共用，其中，所述第一上拉晶体管、所述第一下拉晶体管和所述第一传输栅极晶体管与第一直线对准；以及
第二顶板，被所述第二上拉晶体管、所述第二下拉晶体管和所述第二传输栅极晶体管共用，其中，所述第二上拉晶体管、所述第二下拉晶体管和所述第二传输栅极晶体管与第二直线对准。
10.根据权利要求9所述的SRAM单元，还包括：
第一边界和第二边界，彼此相对；以及
第一、第二、第三和第四有源区，从所述第一边界延伸至所述第二边界，其中，所述第一有源区、第二有源区、第三有源区和第四有源区分别用作位线、CVss线、CVdd线和反相位线。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/486,293 | 2014-09-15 | ||
| US14/486,293 US9691471B2 (en) | 2014-09-15 | 2014-09-15 | SRAM cells with vertical gate-all-round MOSFETs |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105788628A true CN105788628A (zh) | 2016-07-20 |
| CN105788628B CN105788628B (zh) | 2019-04-05 |
Family
ID=55406150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410817643.5A Active CN105788628B (zh) | 2014-09-15 | 2014-12-24 | 具有垂直围栅mosfet的sram单元 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US9691471B2 (zh) |
| KR (2) | KR101701572B1 (zh) |
| CN (1) | CN105788628B (zh) |
| DE (1) | DE102015105957A1 (zh) |
| TW (1) | TWI560855B (zh) |
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- 2014-12-01 KR KR1020140169511A patent/KR101701572B1/ko active IP Right Grant
- 2014-12-24 CN CN201410817643.5A patent/CN105788628B/zh active Active
-
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- 2015-04-20 DE DE102015105957.6A patent/DE102015105957A1/de active Pending
- 2015-09-15 TW TW104130398A patent/TWI560855B/zh active
-
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- 2016-02-01 KR KR1020160012271A patent/KR101772313B1/ko active IP Right Grant
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| Publication number | Publication date |
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| DE102015105957A1 (de) | 2016-03-17 |
| US20160078922A1 (en) | 2016-03-17 |
| CN105788628B (zh) | 2019-04-05 |
| US11031073B2 (en) | 2021-06-08 |
| US20170301393A1 (en) | 2017-10-19 |
| KR20160031932A (ko) | 2016-03-23 |
| US9691471B2 (en) | 2017-06-27 |
| TW201611242A (zh) | 2016-03-16 |
| KR101701572B1 (ko) | 2017-02-01 |
| US20210295903A1 (en) | 2021-09-23 |
| KR20160032049A (ko) | 2016-03-23 |
| KR101772313B1 (ko) | 2017-08-28 |
| TWI560855B (en) | 2016-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |