CN109037189B - 具有金属通孔的半导体器件 - Google Patents

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Abstract

一种半导体器件包括衬底，所述衬底具有器件隔离区，所述器件隔离区界定有源区。有源鳍位于所述有源区中。栅极结构沿与所述衬底的上表面正交的方向与所述有源鳍交叠，且在与第一方向相交的第二方向上延伸。源极/漏极区设置在所述有源鳍上。接触塞连接到所述源极/漏极区且与所述有源鳍交叠。金属通孔位于所述衬底上方的比所述接触塞的上表面高的第一水平高度且与所述有源鳍间隔开。金属线位于所述衬底上方的比所述第一水平高度高的第二水平高度且连接到所述金属通孔。通孔连接层从所述接触塞的上部部分延伸且连接到所述金属通孔。本公开提供一种具有新颖的互连结构的半导体器件，所述新颖的互连结构与相邻组件之间的短接缺陷的量减少。

Description

具有金属通孔的半导体器件
[相关申请的交叉参考]
本申请主张在2017年6月08日在韩国知识产权局提出申请的韩国专利申请第10-2017-0071676号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。
技术领域
本发明概念的示例性实施例涉及一种半导体器件，且更具体来说涉及一种具有金属通孔的半导体器件。
背景技术
在例如逻辑电路及存储器等一些半导体器件中，已使用例如接触塞等互连结构来连接到后道工序(back end of line，BEOL)的金属线以及源极及漏极。
在高度集成的半导体器件中，线宽度及/或节距可减小或者布线可变得相对复杂，且可能会出现与和互连结构相邻的组件之间的不期望的短接缺陷(short defect)。
发明内容
本发明概念的示例性实施例提供一种具有新颖的互连结构的半导体器件，所述新颖的互连结构与相邻组件之间的短接缺陷的量减少。
根据本发明概念的示例性实施例，一种半导体器件包括衬底，所述衬底具有器件隔离区，所述器件隔离区界定有源区。有源鳍位于所述有源区中且在第一方向上延伸。栅极结构沿与所述衬底的上表面正交的方向与所述有源鳍交叠，且在与所述第一方向相交的第二方向上延伸。源极/漏极区设置在所述有源鳍上。接触塞连接到所述源极/漏极区且沿与所述衬底的所述上表面正交的所述方向与所述有源鳍交叠。金属通孔位于所述衬底上方的比所述接触塞的上表面高的第一水平高度，且沿与所述衬底的所述上表面正交的所述方向与所述有源鳍间隔开。金属线位于所述衬底上方的比所述第一水平高度高的第二水平高度且连接到所述金属通孔。通孔连接层从所述接触塞的上部部分延伸且连接到所述金属通孔。
根据本发明概念的示例性实施例，一种半导体器件包括衬底，所述衬底具有器件隔离区，所述器件隔离区界定第一有源区及第二有源区。第一有源鳍及第二有源鳍分别位于所述第一有源区及所述第二有源区中，且在第一方向上延伸。第一栅极结构及第二栅极结构沿与所述衬底的上表面正交的方向分别与所述第一有源鳍及所述第二有源鳍交叠，且在与所述第一方向相交的第二方向上延伸。第一源极/漏极区及第二源极/漏极区分别设置在所述第一有源鳍及所述第二有源鳍上。第一接触塞及第二接触塞分别连接到所述第一源极/漏极区及所述第二源极/漏极区。所述第一接触塞沿与所述衬底的所述上表面正交的所述方向与所述第一有源鳍交叠。金属通孔位于所述衬底上方的比所述第一接触塞的上表面高的第一水平高度，且沿与所述衬底的所述上表面正交的所述方向与所述第一有源区间隔开。金属线位于所述衬底上方的比所述第一水平高度高的第二水平高度且连接到所述金属通孔。通孔连接层从所述第一接触塞的上部部分延伸到所述金属通孔。
根据本发明概念的示例性实施例，一种半导体器件包括有源区，所述有源区具有上表面，在所述上表面中界定有多个有源鳍。栅极结构沿与所述衬底的上表面正交的方向与所述多个有源鳍中的至少一个有源鳍交叠。源极/漏极区设置在所述多个有源鳍上。接触塞具有下表面，所述下表面连接到所述源极/漏极区。金属通孔沿与所述衬底的所述上表面正交的所述方向与所述接触塞间隔开，且位于所述衬底上方的比所述接触塞的上表面高的第一水平高度。金属线位于比所述第一水平高度高的第二水平高度且连接到所述金属通孔。通孔连接层具有与所述接触塞的所述上表面实质上共面的上表面，从所述接触塞的上部部分延伸并连接到所述金属通孔。
根据本发明概念的示例性实施例，一种半导体器件包括：衬底，包括第一有源区及第二有源区。第一有源鳍位于所述第一有源区中。第一源极/漏极区设置在所述第一有源鳍上。第一接触塞位于所述第一源极/漏极区上方。第一通孔连接层位于所述第一接触塞上方。所述第一通孔连接层包括第一部分及第二部分，所述第一部分沿与所述衬底的上表面正交的方向与所述第一接触塞交叠，且所述第二部分沿与所述衬底的所述上表面正交的所述方向与所述第一接触塞间隔开。第一金属通孔设置在所述第一通孔连接层的所述第二部分上。第一金属线设置在所述第一金属通孔上。第二有源鳍位于所述第二有源区中。第二源极/漏极区设置在所述第二有源鳍上。第二接触塞位于所述第二源极/漏极区上方。第二通孔连接层位于所述第二接触塞上方且沿与所述衬底的所述上表面正交的方向与所述第二接触塞交叠。第二金属通孔设置在所述第二通孔连接层上。第二金属线设置在所述第二金属通孔上。
附图说明
通过参照附图详细阐述本发明概念的示例性实施例，本发明概念的以上及其他特征将变得更显而易见，在附图中：
图1A是示出根据本发明概念示例性实施例的半导体器件的平面布局图。
图1B是沿图1A所示线I-I'截取的剖视图。
图2是根据本发明概念示例性实施例的半导体器件的剖视图。
图3A是示出根据本发明概念示例性实施例的半导体器件的平面布局图。
图3B是沿图3A所示线II-II'及线III-III'截取的剖视图。
图4是根据本发明概念示例性实施例的半导体器件的剖视图。
图5至图7是示出根据本发明概念示例性实施例的制造半导体器件的方法的图式。
图8至图12是示出根据本发明概念示例性实施例的制造半导体器件的方法的图式。
图13A是示出根据本发明概念示例性实施例的半导体器件的平面布局图。
图13B是沿图13A所示线IV-IV'及线V-V'截取的剖视图。
图14是示出根据本发明概念示例性实施例的半导体器件的平面布局图。
图15至图19是示出根据本发明概念示例性实施例的制造半导体器件的方法的图式。
图20是示出其中采用根据本发明概念示例性实施例的半导体器件作为存储器器件的电子器件的方块图。
具体实施方式
以下将参照附图更详细地阐述本发明概念的示例性实施例。就此来说，示例性实施例可具有不同的形式且不应被视为仅限于本文所述本发明概念的示例性实施例。在本说明书通篇中及所有的图式中，相同的参考编号可指代相同的元件。
图1A是示出根据本发明概念示例性实施例的半导体器件的平面布局图。图1B是沿图1A所示线I-I'截取的剖视图。
参照图1A及图1B，根据本发明概念示例性实施例的半导体器件100A可包括由器件隔离区107形成的衬底101的第一有源区AR1及第二有源区AR2。举例来说，由器件隔离区107形成的第一有源区AR1及第二有源区AR2中的每一者以及有源鳍(例如，以下更详细地阐述的有源鳍105及205)可为衬底101的一部分。
在本发明概念的示例性实施例中，衬底101可包含：半导体，例如Si或Ge；或化合物半导体，例如SiGe、SiC、GaAs、InAs或InP。在本发明概念的示例性实施例中，衬底101可具有绝缘体上硅(silicon on insulator，SOI)结构。第一有源区AR1及第二有源区AR2可各自为导电区，例如掺杂有杂质的井或掺杂有杂质的结构。在本发明概念的示例性实施例中，第一有源区AR1可为用于PMOS晶体管的n型井，且第二有源区AR2可为用于NMOS晶体管的p型井；然而，本发明的示例性实施例并非仅限于此。
第一有源鳍105可位于第一有源区AR1的上表面中，且第二有源鳍205可位于第二有源区AR2的上表面中。第一有源鳍105及第二有源鳍205中的每一者可包括沿与衬底101的上表面正交的方向(例如，在z方向上)从第一有源区AR1及第二有源区AR2中的每一者的上表面突出的结构。在本发明概念的示例性实施例中，第一有源鳍105及第二有源鳍205中的每一者可包括三个有源鳍；然而，本发明的示例性实施例并非仅限于具体数目的有源鳍。在本发明概念的示例性实施例中，第一有源鳍及第二有源鳍中的每一者可包括单个有源鳍或与三个有源鳍不同数目的有源鳍。
参照图1A，第一有源鳍105的有源鳍中的每一者及第二有源鳍205的有源鳍中的每一者可沿第一方向(例如，沿x方向)分别在第一有源区AR1及第二有源区AR2中彼此平行地延伸。第一有源鳍105及第二有源鳍205中的每一者可为晶体管的有源区。
器件隔离区107界定第一有源区AR1及第二有源区AR2。器件隔离区107可包含氧化硅或者氧化硅系绝缘材料。器件隔离区107可包括界定有源区的第一隔离区107a及界定第一有源鳍105及第二有源鳍205的第二隔离区107b。第一隔离区107a具有比第二隔离区107b深的底表面。第一隔离区107a可被称为深沟槽隔离(deep trench isolation，DTI)区，且第二隔离区107b可被称为浅沟槽隔离(shallow trench isolation，STI)区。
第二隔离区107b可位于第一有源区AR1及第二有源区AR2中。第一有源鳍105及第二有源鳍205可穿过第二隔离区107b。第一有源鳍105及第二有源鳍205中的至少一者可在第二隔离区107b的上表面上方延伸。
根据本发明概念示例性实施例的半导体器件100A可包括第一栅极结构GS1及第二栅极结构GS2。参照图1A，第一栅极结构GS1及第二栅极结构GS2可各自具有在与第一方向(例如，x方向)相交的第二方向(例如，y方向)上延伸的线性形状(例如，当在平面图中观察时为矩形形状)。第一栅极结构GS1可沿与衬底101的上表面正交的方向与第一有源鳍105的一部分交叠，且第二栅极结构GS2可沿与衬底101的上表面正交的方向与第二有源鳍205的一部分交叠。以下将参照图1A及图1B更详细地阐述根据本发明概念示例性实施例的第一栅极结构GS1及第二栅极结构GS2。
根据本发明概念示例性实施例的半导体器件100A可包括第一源极/漏极区110及第二源极/漏极区210以及连接到第一源极/漏极区110及第二源极/漏极区210的第一接触结构CS1、第二接触结构CS2、第三接触结构CS3及第四接触结构CS4。
第一源极/漏极区110及第二源极/漏极区210可分别在第一栅极结构GS1及第二栅极结构GS2的相对两侧处形成在第一有源鳍105的一部分及第二有源鳍205的一部分中。在本发明概念的示例性实施例中，第一源极/漏极区110及第二源极/漏极区210可具有处于比第一有源鳍105及第二有源鳍205的上表面的水平高度高的水平高度的上表面，这是因为在第一有源鳍105的一部分及第二有源鳍205的一部分中可形成有凹陷(recess)，且可在凹陷中执行选择性外延生长(selective epitaxial growth，SEG)。第一源极/漏极区110及第二源极/漏极区210可被称为凸起的源极/漏极(raisedsource/drain，RSD)。举例来说，第一源极/漏极区110及第二源极/漏极区210可各自包含Si、SiGe或Ge，且可各自具有导电类型，例如N型或P型。
在本发明概念的示例性实施例中，第一源极/漏极区110可包含SiGe，且可掺杂有P型杂质(例如，硼(B)、铟(In)、镓(Ga)或三氟化硼(BF3))。第二源极/漏极区210可包含硅(Si)，且可掺杂有N型杂质(例如，磷(P)、氮(N)、砷(As)或锑(Sb))。第一源极/漏极区110与第二源极/漏极区210在生长工艺期间可沿结晶学稳定表面(crystallographicallystable surface)具有彼此不同的形状。参照图1B，第一源极/漏极区110的横截面(例如，在z方向上)可为五边形，且第二源极/漏极区210的横截面(例如，在z方向上)可为六边形或者可具有具有至少一个弯曲侧的多边形形状。
在第一有源区AR1上可形成有第一鳍型场效应晶体管(Fin-type fieldeffecttransistor，FinFET)TR1，第一鳍型场效应晶体管TR1包括第一栅极结构GS1、第一源极/漏极区110及第一有源鳍105。在第二有源区AR2上可形成有第二鳍型场效应晶体管TR2，第二鳍型场效应晶体管TR2包括第二栅极结构GS2、第二源极/漏极区210及第二有源鳍205。
在根据本发明概念示例性实施例的半导体器件100A中，层间绝缘层160可设置在器件隔离区107上。层间绝缘层160可包括围绕第一栅极结构GS1及第二栅极结构GS2的第一层间绝缘层161以及设置在第一层间绝缘层161上的第二层间绝缘层162。举例来说，第一层间绝缘层161及第二层间绝缘层162中的至少一者可为原硅酸四乙酯(Tetra Ethyl OrthoSilicate，TEOS)、未经掺杂的硅酸盐玻璃(Undoped Silicate Glass，USG)、磷硅石玻璃(PhosphoSilicate Glass，PSG)、硼硅石玻璃(Borosilicate Glass，BSG)、硼磷硅石玻璃(BoroPhosphoSilicate Glass，BPSG)、氟化硅酸盐玻璃(FluorideSilicate Glass，FSG)、旋涂玻璃(Spin-on-glass，SOG)、Tonen硅氮烷(TonenSilaZene，TOSZ)或其组合。第一层间绝缘层161及第二层间绝缘层162可各自使用化学气相沉积(chemical vapor deposition，CVD)或旋涂工艺来形成。
在本发明概念的示例性实施例中，第一接触结构CS1、第二接触结构CS2、第三接触结构CS3及第四接触结构CS4可分别穿过第一层间绝缘层161，且可连接到第一源极/漏极区110及第二源极/漏极区210。作为实例，第一接触结构CS1及第四接触结构CS4可连接到第一鳍型场效应晶体管TR1的第一源极/漏极区110，且第二接触结构CS2及第三接触结构CS3可连接到第二鳍型场效应晶体管TR2的第二源极/漏极区210。
参照图1B，第一接触结构CS1、第二接触结构CS2、第三接触结构CS3及第四接触结构CS4中的每一者可包括金属硅化物层182、第一导电势垒(conductive barrier)181以及第一接触塞185A、第二接触塞185B、第三接触塞185C及第四接触塞185D。第一导电势垒181可覆盖第一接触塞185A、第二接触塞185B、第三接触塞185C及第四接触塞185D的侧表面及下表面。金属硅化物层182可设置在第一导电势垒181与第一源极/漏极区110以及第二源极/漏极区210中的每一者之间。举例来说，第一导电势垒181可包含金属氮化物，例如TiN、TaN或WN。金属硅化物层182可包含例如CoSi、NiSi或TiSi等材料。第一接触塞185A、第二接触塞185B、第三接触塞185C及第四接触塞185D可包含钨(W)、钴(Co)、钛(Ti)、其合金或其组合。
根据本发明概念示例性实施例的半导体器件100A可包括将金属线连接到接触塞的互连结构。互连结构可包括位于金属线的接触点中的金属通孔以及将金属通孔连接到接触塞的通孔连接层。
参照图1A及图1B，金属线可包括在第一鳍型场效应晶体管TR1及第二鳍型场效应晶体管TR2上在第一方向(例如，x方向)上延伸的第一金属线M1、第二金属线M2、第三金属线M3、第四金属线M4及第五金属线M5。第二金属线M2、第三金属线M3、第四金属线M4及第五金属线M5、第一金属线M1的一部分、第二金属线M2的一部分、第三金属线M3的一部分、第四金属线M4的一部分及第五金属线M5的一部分以及第一接触塞185A、第二接触塞185B、第三接触塞185C及第四接触塞185D可分别通过第一通孔连接层195A、第二通孔连接层195B、第三通孔连接层195C及第四通孔连接层195D连接到第一金属通孔V1、第二金属通孔V2、第三金属通孔V3及第四金属通孔V4。
第一金属线M1、第二金属线M2、第三金属线M3、第四金属线M4及第五金属线M5可各自形成在低介电层170中。在本发明概念的示例性实施例中采用的低介电层170可包括位于层间绝缘层160上方的第一低介电层171及第二低介电层172。第一金属线M1、第二金属线M2、第三金属线M3、第四金属线M4及第五金属线M5可形成在第二低介电层172中，且第一金属通孔V1、第二金属通孔V2、第三金属通孔V3及第四金属通孔V4可形成在第一低介电层171中。第一金属通孔V1、第二金属通孔V2、第三金属通孔V3及第四金属通孔V4可分别形成在将连接到第三金属线M3、第四金属线M4、第五金属线M5及第二金属线M2中的接触塞的接触点中。举例来说，第一低介电层171及第二低介电层172可包括氧化硅膜、氮氧化硅膜、SiOC膜、SiCOH膜或其组合。举例来说，第一金属线M1、第二金属线M2、第三金属线M3、第四金属线M4及第五金属线M5以及第一金属通孔V1、第二金属通孔V2、第三金属通孔V3及第四金属通孔V4可包含铜或含铜合金。第一金属线M1、第二金属线M2、第三金属线M3、第四金属线M4及第五金属线M5以及第一金属通孔V1、第二金属通孔V2、第三金属通孔V3及第四金属通孔V4可使用双大马士革工艺(dual-damascene process)形成在一起。
在本发明概念的示例性实施例中，在层间绝缘层160与第一低介电层171之间可设置有蚀刻停止层179。举例来说，蚀刻停止层179可设置在第二层间绝缘层162与第一低介电层171之间。蚀刻停止层179可不仅用于停止蚀刻，而且也用于防止用于形成第一金属线M1、第二金属线M2、第三金属线M3、第四金属线M4及第五金属线M5以及第一金属通孔V1、第二金属通孔V2、第三金属通孔V3及第四金属通孔V4的金属(例如，Cu)扩散到下部区。作为实例，蚀刻停止层179可包含氮化铝(AlN)；然而，本发明的示例性实施例并非仅限于此。
参照图1A及图1B，当在沿与衬底101的上表面正交的方向(例如，z方向)上观察时，与第一接触塞185A有关的第三金属线M3可沿与衬底101的上表面正交的方向与第一有源区AR1间隔开(即，不交叠)。作为实例，直接接触第三金属线M3的第一金属通孔V1可沿与衬底101的上表面正交的方向与第一有源区AR1间隔开(即，不交叠)。
作为实例，第一接触塞185A的整个下表面可沿与衬底101的上表面正交的方向与第一有源区AR1交叠。参照图1B，为使第一接触塞185A的整个下表面沿与衬底101的上表面正交的方向与第一有源区AR1交叠，第一接触塞185A的下表面的宽度d(参见，例如图6)可小于第一有源区AR1的宽度D(参见，例如图6)。
当用于与第三金属线M3连接的第一接触塞185A延伸到将形成的第一金属通孔V1的底部时，可能会与其他组件发生短接缺陷。举例来说，在延伸的第一接触塞185A中，可与和延伸的第一接触塞185A相邻的第二鳍型场效应晶体管TR2的第二源极/漏极区210之间造成短接缺陷。在本发明概念的示例性实施例中，第一接触塞185A被形成为使第一接触塞185A的下表面存在于第一有源区AR1的上表面的边界内，从而减少或消除不期望的短接缺陷的出现。
在本发明概念的示例性实施例中，为将第一接触塞185A连接到第一金属通孔V1(第一接触塞185A与第一金属通孔V1不沿与衬底101的上表面正交的方向(例如，z方向)在垂直方向上彼此交叠)，第一通孔连接层195A可沿与衬底101的上表面平行的方向(例如，x-y方向)在水平方向上延伸。根据本发明概念示例性实施例的第一通孔连接层195A可位于第一接触塞185A的上表面与第一金属通孔V1所位于的水平高度(例如，第一水平高度)之间。参照图1B，第一金属通孔V1可形成在在第二层间绝缘层162上形成的第一低介电层171中。
第五金属线M5及第三接触塞185C的互连结构实质上相同于上述金属线(例如，金属线M3)及接触塞(例如，接触塞185A)。作为实例，第三接触塞185C可通过第三通孔连接层195C连接到位于其中第三金属通孔不与第三接触塞交叠的区中的第三金属通孔V3。
以与第一接触塞185A及第三接触塞185C不同的方式，第二接触塞185B及第四接触塞185D可位于其中第二接触塞及第四接触塞与第二金属通孔V2及第四金属通孔V4交叠的区中。参照图1B，第二接触塞185B可通过第二通孔连接层195B连接到第二金属通孔V2。第二通孔连接层195B可与第一通孔连接层195A一起形成在第二层间绝缘层162中。第四接触塞185D可具有与第二接触塞185B实质上相同的结构。
根据本发明概念示例性实施例的第一通孔连接层195A、第二通孔连接层195B、第三通孔连接层195C及第四通孔连接层195D可与第一接触塞185A、第二接触塞185B、第三接触塞185C及第四接触塞185D单独地形成(参见，例如图5至图7)。当在延伸方向上观察时，第一通孔连接层195A及第三通孔连接层195C中的每一者可具有与第一接触塞185A及第三接触塞185C中的每一者的宽度W1不同的宽度W2。举例来说，第一通孔连接层195A及第三通孔连接层195C中的每一者的宽度W2可小于第一接触塞185A及第三接触塞185C中的每一者的宽度W1。
以与第一导电势垒181相似的方式，第二导电势垒191可形成在第一通孔连接层195A、第二通孔连接层195B、第三通孔连接层195C以及第四通孔连接层195D中的每一者与第二层间绝缘层162之间。参照图1B，第二导电势垒191可设置在第一通孔连接层195A的侧表面及下表面以及第二通孔连接层195B的侧表面及下表面上。作为实例，第二导电势垒191可包含金属氮化物，例如TiN、TaN或WN。在本发明概念的示例性实施例中，第二导电势垒191的一部分可设置在第一通孔连接层195A与第一接触塞185A之间。作为实例，第一通孔连接层195A、第二通孔连接层195B、第三通孔连接层195C及第四通孔连接层195D可包含W、Co、Ti、其合金或其组合。在本发明概念的示例性实施例中，第一通孔连接层195A、第二通孔连接层195B、第三通孔连接层195C及第四通孔连接层195D可包含与第一接触塞185A、第二接触塞185B、第三接触塞185C及第四接触塞185D相同的材料。
根据本发明概念示例性实施例的互连结构并非仅限于上述示例性实施例(参照图1A及图1B)，且位于其中接触塞不与金属通孔交叠的区中的接触塞及金属通孔的互连结构可进行各种改变。
在上述本发明概念的示例性实施例中，在金属通孔与接触塞之间可形成附加层间绝缘层(例如，第二层间绝缘层)，且可向附加层间绝缘层引入从接触塞的上表面延伸的通孔连接层。
作为另外一种选择，在不在后道工序(BEOL)结构与接触塞之间引入附加绝缘层的条件下，可使用在接触塞的上端中形成的第一层间绝缘层及通孔连接层来实施具有金属通孔的互连结构。
参照图1B，根据本发明概念的示例性实施例，半导体器件可包括衬底101，衬底101包括第一有源区AR1及第二有源区AR2。第一有源鳍105可位于第一有源区AR1中。第一源极/漏极区110可设置在第一有源鳍105上。第一接触塞185A可位于第一源极/漏极区110上方。第一通孔连接层195A可位于第一接触塞185A上方。第一通孔连接层195A可包括第一部分及第二部分，所述第一部分沿与衬底101的上表面正交的方向与第一接触塞185A交叠，且所述第二部分沿与衬底101的上表面正交的方向与第一接触塞185A间隔开。第一金属通孔V1可设置在第一通孔连接层195A的第二部分上。金属线(例如，金属线M3)可设置在第一金属通孔V1上。第二有源鳍205可位于第二有源区AR2中。第二源极/漏极区210可设置在第二有源鳍205上。第二接触塞185B可位于第二源极/漏极区210上方。第二通孔连接层195B可位于第二接触塞185B上方且可沿与衬底101的上表面正交的方向与第二接触塞185B交叠。第二金属通孔V2可设置在第二通孔连接层195B上。第二金属线(例如，金属线M4)可设置在第二金属通孔V2上。
图2是根据本发明概念示例性实施例的半导体器件的剖视图。
参照图2，根据本发明概念示例性实施例的半导体器件100B与以上参照图1A及图1B阐述的半导体器件100A相似，只是第二层间绝缘层(图1B所示162)被省略，且通孔连接层195'形成在第一层间绝缘层161的上部部分及第一接触塞185A'的上部部分中。因此，以下可省略重复的说明。举例来说，以上参照图1A及图1B阐述的半导体器件100A的布局以及对半导体器件100A的布局的说明可应用于以下更详细地阐述的半导体器件100B。
根据本发明概念示例性实施例的通孔连接层195'可被形成为沿第一层间绝缘层161的上部区与第一接触塞185A'集成在一起。通孔连接层195'及第一接触塞185A'可在单个填充工艺中形成(以下参照图8至图12更详细地阐述)。通孔连接层195'与第一接触塞185A'可包含相同的材料，例如金属(例如W、Co或Ti)。
在本发明概念的示例性实施例中，第一接触塞185A'可具有沿与通孔连接层195'的上表面实质上相同的平面延伸的上表面。因此，第一接触塞185A'的上表面与通孔连接层195'的上表面可共面。第一接触塞185A'及通孔连接层195'的共面的上表面可为在通孔连接层195'及第一接触塞185A'的填充工艺之后使用平坦化工艺(例如，化学机械抛光(chemical mechanicalpolishing，CMP))获得的表面(以下参照图11及图12来更详细地阐述)。
与通孔连接层195'集成在一起的第一接触塞185A'可具有单个导电势垒181'。根据本发明概念示例性实施例的导电势垒181'可设置在集成结构与第一层间绝缘层161之间，且不需要存在于通孔连接层195'与第一接触塞185A'之间。如上所述，在本发明概念的示例性实施例中，可实施与通孔连接层195'集成在一起的接触结构CS1'。举例来说，导电势垒181'可包含金属氮化物，例如TiN、TaN或WN。
根据本发明概念的示例性实施例，可省略通孔连接层195'与第一接触塞185A'的分隔。举例来说，可存在在水平方向上从第一接触塞185A'的上部部分延伸的一部分，所述一部分可沿与衬底101的上表面正交的方向与第一金属通孔V1交叠。
与第一接触塞185A'相似，不与和其相关的金属通孔(例如金属通孔V1)交叠的第三接触塞185C可与通孔连接层集成在一起(参见，例如图1A、图1B及图2)。
根据本发明概念的示例性实施例，当与接触塞相关的金属通孔位于和接触塞交叠的区中时，连接到金属线的金属通孔可直接连接到接触塞，而不存在中间通孔连接层。举例来说，参照图2，第二金属通孔V2直接连接到第二接触塞185B以使第四金属线M4电连接到第二接触塞185B。由此，在第二接触塞185B中可省略以上参照第一接触塞185A'阐述的第一接触塞185A'的水平延伸部分及通孔连接层195'的水平延伸部分。
图3A是示出根据本发明概念示例性实施例的半导体器件的平面布局图。图3B是沿图3A所示线II-II'及线III-III'截取的剖视图。
参照图3A及图3B，根据本发明概念示例性实施例的半导体器件100C可包括：有源区AR，由器件隔离区107界定；有源鳍105，包括位于有源区的上表面处的多个有源鳍；以及栅极结构GS，包括多个栅极结构且与有源鳍的区相交。除非以下另外指明，否则根据本发明概念示例性实施例的半导体器件100C可实质上相同于上述半导体器件100A，且因此以下可省略重复的说明。
在本发明概念的示例性实施例中采用的有源鳍105并非仅限于特定数目的有源鳍，且因此有源鳍105可包括多于三个或少于三个有源鳍。作为实例，所述三个有源鳍可在有源区AR的上表面中以规则的间隔彼此间隔开以在第一方向(例如，x方向)上平行地延伸。有源鳍105可被作为每一个晶体管的有源区提供。
在本发明概念的示例性实施例中采用的栅极结构GS可包括多个栅极结构(参见，例如图3A，在图3A中示出四个栅极结构)，且可在与第一方向(例如，x方向)相交的第二方向(例如，y方向)上延伸。栅极结构GS可沿与衬底101的上表面正交的方向与有源鳍105的一部分交叠。
参照图3B，栅极结构GS可包括多个栅极间隔件141、依序设置在栅极间隔件141之间的栅极介电膜142及栅极电极145以及设置在栅极电极145上的栅极顶盖层147。
栅极间隔件141可包含绝缘材料，例如SiOCN、SiON、SiCN或SiN。栅极介电膜142可包括氧化硅膜、高介电膜或其组合。高介电膜可包含介电常数(例如，约10到25)比氧化硅膜的介电常数高的材料。举例来说，高介电膜可包含选自氧化铪、氮氧化铪、氧化铪硅、氧化镧、氧化镧铝或其组合的材料，但本发明概念的示例性实施例并非仅限于此。栅极介电膜142可使用原子层沉积(atomic layer deposition，ALD)工艺、化学气相沉积(CVD)工艺或物理气相沉积(physical vapor deposition，PVD)工艺来形成。
栅极电极145可包括用于控制逸出功(work function)的第一栅极电极以及用于对在第一栅极电极的上部部分中形成的空间进行填充的第二栅极电极。举例来说，第一栅极电极可包含金属氮化物(例如，氮化钛膜(TiN)、氮化钽膜(TaN)、氮化钨膜(WN))，且第二栅极电极可包含金属(例如，铝(Al)、钨(W)、钼(Mo))或半导体材料(例如经掺杂的多晶硅)。栅极顶盖层147可包含绝缘材料，例如氮化硅。
根据本发明概念示例性实施例的半导体器件100C可包括连接到源极/漏极区110的第一接触结构CS1、第二接触结构CS2、第三接触结构CS3及第四接触结构CS4。
源极/漏极区110可在栅极结构GS的相对两侧上形成在有源鳍105的一部分中。在本发明概念的示例性实施例中，源极/漏极区110可为凸起的源极/漏极(RSD)。
第一接触结构CS1、第二接触结构CS2、第三接触结构CS3及第四接触结构CS4中的每一者可连接到源极/漏极区110且可穿过第一层间绝缘层161。第一接触结构CS1、第二接触结构CS2、第三接触结构CS3及第四接触结构CS4中的每一者可包括金属硅化物层182、第一导电势垒181以及第一接触塞185A、第二接触塞185B、第三接触塞185C及第四接触塞185D。
图3B是沿参照图3A所阐述的半导体器件100C的线II-II'及线III-III'截取的剖视图。参照图3B，互连结构将金属线连接到接触塞。
在本发明概念的示例性实施例中采用的互连结构可包括位于金属线的接触点中的金属通孔以及将金属通孔连接到接触塞的第一通孔连接层195A及第二通孔连接层195B。虚线BL指示有源鳍105的底表面的水平高度。
在本发明概念的示例性实施例中采用的金属线可包括在第一方向(例如，x方向)上延伸的第一金属线M1、第二金属线M2及第三金属线M3。第二金属线M2及第三金属线M3、第一金属线的一部分、第二金属线的一部分及第三金属线的一部分以及第一接触塞185A及第二接触塞185B可分别通过第一通孔连接层195A及第二通孔连接层195B连接到第一金属通孔V1及第二金属通孔V2。第一金属通孔V1及第二金属通孔V2可分别形成在第三金属线M3的接触点及第二金属线M2的接触点中。
参照图3A及图3B，当在垂直方向(例如，z方向)上观察时，与第一接触塞185A相关的第三金属线M3可沿与衬底101的上表面正交的方向与有源区AR的上表面边界间隔开。作为实例，位于第三金属线M3的接触点中的第一金属通孔V1可沿与衬底101的上表面正交的方向与有源区AR的上表面边界间隔开。第一接触塞185A的下表面可沿与衬底101的上表面正交的方向与有源区AR的上表面交叠。
在本发明概念的示例性实施例中，为将第一接触塞185A连接到第一金属通孔V1(第一接触塞185A与第一金属通孔V1不在垂直方向上(例如，在z方向上)交叠)，第一通孔连接层195A可在水平方向(例如，x-y方向)上延伸。第一通孔连接层195A可位于第一接触塞185A的上表面与第一金属通孔V1所位于的水平高度(例如，第一水平高度)之间。
以与第一接触塞185A不同的方式，第二接触塞185B可位于沿与衬底101的上表面正交的方向和第二金属通孔V2交叠的区中。在此种情形中，参照图3B，第二接触塞185B可通过第二通孔连接层195B连接到第二金属通孔V2。第二通孔连接层195B可与第一通孔连接层195A一起形成在第二层间绝缘层162中。
根据本发明概念示例性实施例的半导体器件100C可包括跳跃连接层(jumpingconnection layer)197，跳跃连接层197将第三接触塞185C连接到第四接触塞185D，第四接触塞185D连接到其他相邻器件的源极/漏极区110，其中在第三接触塞185C与第四接触塞185D之间设置有栅极结构GS。举例来说，跳跃连接层197可为静态随机存取存储器(staticrandom accessmemory，SRAM)器件的节点。
跳跃连接层197可形成在与第一通孔连接层195A及第二通孔连接层195B实质上相同的水平高度(例如，第二层间绝缘层162的水平高度)处。在本发明概念的示例性实施例中采用的跳跃连接层197可设置在位于栅极结构GS中的第一层间绝缘层161上。第二导电势垒191可位于第一通孔连接层195A与第二通孔连接层195B、跳跃连接层197以及第二层间绝缘层162之间。
跳跃连接层197可与第一通孔连接层195A以及第二通孔连接层195B形成在一起。第一通孔连接层195A及第二通孔连接层195B以及跳跃连接层197可包含与第一接触塞185A、第二接触塞185B、第三接触塞185C及第四接触塞185D相同的材料。举例来说，跳跃连接层197可包含金属，例如W、Co或Ti。
图4是根据本发明概念示例性实施例的半导体器件的剖视图。
参照图4，根据本发明概念示例性实施例的半导体器件100D与以上参照图3A及图3B阐述的半导体器件100C相似，只是第二层间绝缘层(参见例如图1B所示162)被省略，通孔连接层195'形成在第一层间绝缘层161的上端中及第一接触塞185A'的上端中，且跳跃连接层197'位于栅极顶盖层147的上表面中。因此，以下可省略重复的说明。举例来说，以上参照图3A及图3B阐述的半导体器件100C的布局以及对半导体器件100C的布局的说明可应用于以下更详细地阐述的半导体器件100D。
根据本发明概念示例性实施例的通孔连接层195'可被形成为以与参照图2阐述的方式相似的方式沿第一层间绝缘层161的上部区与第一接触塞185A'集成在一起。与通孔连接层195'集成在一起的第一接触塞185A'可包括单个导电势垒181'。通孔连接层195'及第一接触塞185A'可使用单个填充工艺形成。第一接触塞185A'可具有与通孔连接层195'的上表面实质上共面的上表面(参见例如图8至图12)。在本发明概念的示例性实施例中，接触结构CS1'可与通孔连接层195'集成在一起。
第二接触塞185B可直接连接到第二金属通孔V2而不使用通孔连接层。因此，第二接触塞185B可电连接到第二金属线M2，且可省略通孔连接层。
在本发明概念的示例性实施例中采用的跳跃连接层197'可形成在与通孔连接层195'实质上相同的水平高度，且因此可沿栅极结构GS的上表面设置。参照图4，跳跃连接层197'可位于栅极顶盖层147的上表面中。在本发明概念的示例性实施例中采用的跳跃连接层197'可与第三接触塞185C及第四接触塞185D一起形成。因此，以与和通孔连接层195'集成在一起的接触结构CS1'相似的方式，跳跃连接层197'以及第三接触塞185C及第四接触塞185D可使用单个填充工艺形成，且可具有单个导电势垒181'。因此，在通孔连接层195'与第一接触塞185A'之间以及在跳跃连接层197'与第三接触塞185C及第四接触塞185D中的每一者之间不需要存在导电势垒材料。
图5至图7是示出根据本发明概念示例性实施例的制造半导体器件的方法的图式。图5至图7是示出形成参照图1B所阐述的半导体器件100A中的互连结构的操作的剖视图。
参照图5，在形成第二层间绝缘层162之前提供半导体器件，所述半导体器件包括第一接触结构CS1及第二接触结构CS2。
在填充第一接触结构CS1及第二接触结构CS2的塞材料(plug material)之后，可执行化学机械抛光工艺，且因此第一接触结构CS1的上表面及第二接触结构CS2的上表面可与第一层间绝缘层161的上表面实质上共面。可将第一接触塞185A的下表面及第二接触塞185B的下表面形成为分别位于第一有源区AR1的上表面边界以及第二有源区AR2的上表面边界内。
参照图6，可在第一层间绝缘层161上形成第二层间绝缘层162，且可在第二层间绝缘层162中形成第一通孔连接层195A及第二通孔连接层195B。
可在第一层间绝缘层161上形成第二层间绝缘层162。作为实例，第二层间绝缘层162可包含原硅酸四乙酯、未经掺杂的硅酸盐玻璃、磷硅石玻璃、硼硅石玻璃、硼磷硅石玻璃、氟化硅酸盐玻璃、旋涂玻璃、Tonen硅氮烷或其组合，且可使用化学气相沉积(CVD)工艺或旋涂工艺来形成。第二层间绝缘层162可包含与第一层间绝缘层161相同的材料。
可使用光刻工艺在第二层间绝缘层162中形成第一通孔连接层195A的开口区域及第二通孔连接层195B的开口区域。举例来说，可将第一通孔连接层195A的开口区域形成为延伸到接触点(例如，第一金属通孔V1)且使金属线沿与衬底101的上表面正交的方向与第一有源区AR1的上表面边界间隔开。可在开口区域中形成第二导电势垒191及第一通孔连接层195A。
参照图7，可在第一低介电层171及第二低介电层172中分别形成第一开口区域Oa及第二开口区域Ob。
可将第一低介电层171及第二低介电层172依序形成在第二层间绝缘层162上。可在第一低介电层171及第二低介电层172中形成连接到第一通孔连接层195A的第一开口区域Oa，且可在第二低介电层172中形成金属线的第二开口区域Ob。可利用金属来填充第一开口区域Oa及第二开口区域Ob且对第一开口区域Oa及第二开口区域Ob应用化学机械抛光工艺，以使得可形成期望的金属通孔及期望的金属线。
图8至图12是示出根据本发明概念示例性实施例的制造半导体器件的方法的图式。图8至图12是示出形成参照图2所阐述的半导体器件中的互连结构的操作的剖视图。
参照图8，可在第一层间绝缘层161中形成第一接触孔CV1及第二接触孔CV2。
第一接触孔CV1及第二接触孔CV2可穿过第一层间绝缘层161而分别连接到第一源极/漏极区110及第二源极/漏极区210。第一接触孔CV1及第二接触孔CV2可使用光刻工艺形成。
参照图9，可执行选择性蚀刻工艺以形成从第一接触孔CV1延伸的通孔连接区VC。
可在形成接触结构CS1'的操作之前执行选择性蚀刻工艺。可例如通过势垒形成及填充操作来接着形成接触结构CS1'。可利用硬掩模材料251(例如硬掩模上旋涂(Spin-On-Hardmask，SOH)等)来填充第一接触孔CV1及第二接触孔CV2。接下来，可在层间绝缘层161上形成光刻胶膜PR，且可在光刻胶膜PR中形成用于通孔连接区VC的开口OV。参照图10，在移除光刻胶膜PR及硬掩模材料251之后，可形成延伸到通孔连接区VC的第一接触孔CV1'。
参照图11，在移除硬掩模材料之后，可在已延伸的第一接触孔CV1'及第二接触孔CV2中形成金属层182'及势垒材料层181″。
金属层182'可包含金属或金属硅化物。举例来说，金属可包含Ti、Co、Ni、Ta、Pt或其组合。金属层182'可使用物理气相沉积工艺来形成。
在已延伸的第一接触孔CV1'的内表面及第二接触孔CV2的内表面以及层间绝缘层161的上表面中可共形地形成势垒材料层181″。可使用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺来执行上述操作。举例来说，势垒材料层181″可包含TiN、TaN、AlN、WN或其组合。
参照图12，从金属层182'形成金属硅化物层182，且利用导电材料来填充已延伸的第一接触孔CV1'以及第二接触孔CV2，以使得可形成第一接触塞185A'及第二接触塞185B。
当金属层182'受到热处理且因此与第一源极/漏极区110的半导体材料及第二源极/漏极区210的半导体材料反应时，可形成金属硅化物层182。可使用例如激光退火(laserannealing)来执行上述热处理工艺。举例来说，导电材料可包含W、Cu、Ti、其合金或其组合。
可将在本发明概念的示例性实施例中采用的第一接触塞185A'形成为与通孔连接层195'集成在一起的接触塞180以连接到金属通孔。因此，与通孔连接层195'连接的金属通孔可沿与衬底101的上表面正交的方向与第一有源区AR1间隔开(即，不交叠)。
在填充导电材料之后，直到移除势垒材料层181″的位于层间绝缘层161的上表面中的一部分之前，可执行抛光工艺，例如化学机械抛光工艺。因此，包括已通过通孔连接层195'延伸的第一接触塞185A'的接触塞180的上表面可与层间绝缘层161的上表面实质上共面，且可形成接触结构CS1'的导电势垒181'以及接触结构CS2的第一导电势垒181(参见，例如图12)。
可将用于将接触塞连接到后道工序的金属线(例如，金属通孔)的通孔连接层设计成具有各种布线。通孔连接层可具有在不同方向上延伸的部分，且可被形成为具有各种形状，例如I形状、L形状、T形状或H形状。可使用通孔连接层作为用于同时将两个或更多个接触件连接到单个金属通孔的通孔连接层。以下将参照图13及图14更详细地阐述在本发明概念的示例性实施例中采用的具有各种形状的通孔连接层。
图13A是示出根据本发明概念示例性实施例的半导体器件的平面布局图。在图13A中示出接触塞及金属线来阐述通孔连接层的形状。
参照图13A，根据本发明概念示例性实施例的半导体器件可包括第一接触塞CA1、第二接触塞CA2、第三接触塞CA3及第四接触塞CA4以及第一金属线M1、第二金属线M2及第三金属线M3。
在本发明概念的示例性实施例中采用的通孔连接层295可使四个接触塞中的第一接触塞CA1、第二接触塞CA2及第三接触塞CA3共同连接到第二金属线M2的金属通孔V。通孔连接层295可包括延伸到一个方向(例如，y方向)的第一部分295a以及在与所述一个方向相交的另一个方向(例如，x方向)上延伸的第二部分295b。
图13B是沿图13A所示线IV-IV'及线V-V'截取的剖视图。图13B示出例如参照图2及图4更详细地阐述的本发明概念的示例性实施例中的其中形成有通孔连接层而不引入附加层间绝缘层的结构。
参照图13B，第一部分295a可被形成为在层间绝缘层260上将第一接触塞CA1连接到第二接触塞CA2，且可连接到在第一低介电层271中形成的金属通孔V。金属通孔V可连接到在第二低介电层272中形成的第二金属线M2。第二部分295b可从第一部分295a的端部(例如，沿垂直于第一部分295a的延伸方向的延伸方向)延伸，且可连接到第二接触塞CA2及第三接触塞CA3。
根据本发明概念示例性实施例的形成通孔连接层的第一部分295a及第二部分295b可使用单个光刻工艺及单个蚀刻工艺形成。然而，为在其中第一部分295a与第二部分295b相交的一部分中获得更精确的轮廓，可使用单独的光刻工艺及单独的蚀刻工艺来形成第一部分295a及第二部分295b(参见，例如图15至图19)。
图14是示出根据本发明概念示例性实施例的半导体器件的平面布局图。
参照图14，根据本发明概念示例性实施例的半导体器件可包括第一接触塞CA1、第二接触塞CA2、第三接触塞CA3、第四接触塞CA4、第五接触塞CA5及第六接触塞CA6以及第一金属线M1、第二金属线M2及第三金属线M3。
在本发明概念的示例性实施例中采用的通孔连接层395可使第一接触塞CA1、第三接触塞CA3、第四接触塞CA4及第六接触塞CA6共同连接到第二金属线M2的金属通孔V。通孔连接层395可包括在一个方向(例如，y方向)上延伸的第一部分395a及第三部分395c以及在与所述一个方向相交的另一个方向(例如，x方向)上延伸的第二部分395b。第一部分395a使第一接触塞CA1与第四接触塞CA4通过金属通孔V彼此连接，且第三部分395c使第三接触塞CA3与第六接触塞CA6彼此连接。第二部分395b的两端可分别连接到第一部分395a及第三部分395c，从而使第一接触塞CA1、第三接触塞CA3、第四接触塞CA4及第六接触塞CA6共同连接到第二金属线M2。
图15至图19是示出根据本发明概念示例性实施例的制造半导体器件的方法的图式。举例来说，图15至图19是示出制造参照图13B所阐述的半导体器件的方法的图式。
参照图15，可形成接触孔CV1、第二接触孔CV2及第三接触孔CV3，且可接着利用硬掩模材料251来填充接触孔CV1、第二接触孔CV2及第三接触孔CV3。之后可形成第一光刻胶膜PR1，第一光刻胶膜PR1具有用于形成通孔连接层的第一部分(例如，参照图13A及图13B阐述的295a)的开口O1。
参照图16，可使用第一光刻胶膜PR1来对与由虚线表示的第一部分295a对应的区VL1进行附加蚀刻，且可利用第二硬掩模材料253来填充与第一部分295a对应的区VL1。
在上述操作中选择性地蚀刻的区可不仅包含用以填充第一接触孔CV1及第二接触孔CV2的第一硬掩模材料251的一部分，而且也包含位于第一接触孔CV1与第二接触孔CV2之间的层间绝缘层260的一部分。
参照图17，可形成第二光刻胶膜PR2，第二光刻胶膜PR2具有用于形成通孔连接层的第二部分295b的开口O2。为将第一部分295a连接到将在随后的工艺中形成的第二部分295b，可将与第二部分295b对应的区VL2形成为沿与衬底101的上表面正交的方向和与第一部分295a对应的区VL1交叠。
参照图18，可使用第二光刻胶膜PR2来对与通孔连接层的第二部分295b对应的区进行附加蚀刻，且可移除第二光刻胶膜PR2。
参照图19，可将余留在第一接触孔CV1、第二接触孔CV2及第三接触孔CV3上的第一硬掩模材料251及第二硬掩模材料253移除，以使得可形成由与第一部分对应的区VL1及与第二部分对应的区VL2连接的第一接触孔CV1、第二接触孔CV2及第三接触孔CV3。可利用导电势垒层及导电材料来填充如上所述进行连接的第一接触孔CV1、第二接触孔CV2及第三接触孔CV3，以使得可形成参照图13B所阐述的由通孔连接层的第一部分295a及第二部分295b连接的接触塞结构。
图20是示出其中采用根据本发明概念示例性实施例的半导体器件作为存储器器件的电子器件的方块图。
参照图20，电子器件1000可包括被配置成通过总线1060进行通信的图像传感器1010、输入及输出器件1020、存储器器件1030及处理器1040。
在参照图20阐述的组件中，端口1050可为被配置成使电子器件1000与视频卡、声卡、存储卡或通用串行总线(Universal Serial Bus，USB)器件进行通信的器件。电子器件1000可包括例如一般的桌上型电脑或膝上型电脑以及智能手机、平板个人电脑(personalcomputer，PC)或可穿戴式智能器件。
处理器1040可被配置成执行特定操作、命令或任务。处理器1040可为中央处理器(central processing unit，CPU)或微处理器(microprocessorunit，MCU)，且可通过总线1060与连接到存储器器件1030、输入及输出器件1020、图像传感器1010及端口1050的其他器件进行通信。
存储器器件1030可为存储用于电子器件1000(例如，计算机)的操作的数据(例如，多媒体数据)的存储介质。作为根据本发明概念示例性实施例的半导体器件，存储器器件1030可包括例如以下存储器中的至少一者：静态随机存取存储器(SRAM)或包括所述静态随机存取存储器的固态驱动器(solid state drive，SSD)、硬盘驱动器(hard disk drive，HDD)及光学驱动器(optical drive，ODD)。输入及输出器件1020可包括为用户提供的例如键盘、鼠标及触摸屏等输入器件以及例如显示器及音频输出部等输出器件。
图像传感器1010可具有传感器电路，所述传感器电路具有多个晶体管，且用于形成传感器电路的半导体器件可具有以上根据本发明概念的示例性实施例阐述的互连结构。
如上所述，根据本发明概念的示例性实施例，由于引入了在水平方向上将接触塞连接到位于不同区中的后道工序的金属线(例如，金属通孔)的通孔连接层，因此可减少或消除与其他相邻的组件(例如，另一个相邻器件的源极/漏极)之间的短接缺陷的出现，且当形成互连结构时可形成足够的裕量。
在本发明概念的示例性实施例中采用的通孔连接层可形成有静态随机存取存储器(SRAM)的节点接触件。在采用各种布线的互连结构中也可采用本发明概念的示例性实施例。
尽管已参照本发明概念的示例性实施例具体示出并阐述了本发明概念，然而应理解，在不背离本发明概念的精神及范围的条件下，可在本文中作出形式及细节上的各种变化。

Claims (24)

1.一种半导体器件，其特征在于，包括：
衬底，具有由深沟槽界定的有源区；
有源鳍，位于所述有源区中且由与所述深沟槽相邻的浅沟槽界定，且所述有源鳍在第一方向上延伸；
栅极结构，沿与所述衬底的上表面正交的方向与所述有源鳍交叠，且在与所述第一方向相交的第二方向上延伸；
源极/漏极区，设置在所述有源鳍上；
接触塞，连接到所述源极/漏极区，且沿与所述衬底的所述上表面正交的所述方向与所述有源区交叠；
金属通孔，位于所述衬底上方的比所述接触塞的上表面高的第一水平高度，且沿与所述衬底的所述上表面正交的所述方向与所述有源区间隔开，其中所述金属通孔沿与所述衬底的所述上表面正交的所述方向未与所述接触塞交叠；
金属线，位于所述衬底上方的比所述第一水平高度高的第二水平高度，且连接到所述金属通孔；以及
通孔连接层，从所述接触塞的上部部分延伸且连接到所述金属通孔。
2.根据权利要求1所述的半导体器件，其特征在于，所述通孔连接层位于所述接触塞的所述上表面与所述第一水平高度之间的水平高度。
3.根据权利要求2所述的半导体器件，其特征在于，还包括：
第一导电势垒及第二导电势垒，所述第一导电势垒设置在所述接触塞的侧表面及下表面上，所述第二导电势垒设置在所述通孔连接层的侧表面及下表面上，
其中所述第二导电势垒的一部分位于所述接触塞与所述通孔连接层之间。
4.根据权利要求1所述的半导体器件，其特征在于，所述接触塞的所述上表面与所述通孔连接层的上表面实质上共面。
5.根据权利要求1所述的半导体器件，其特征在于，所述通孔连接层与所述接触塞集成在一起。
6.根据权利要求5所述的半导体器件，其特征在于，所述通孔连接层包含与所述接触塞中所包含的材料相同的材料。
7.根据权利要求1所述的半导体器件，其特征在于，所述通孔连接层位于与所述栅极结构的上表面实质上相同的水平高度。
8.根据权利要求1所述的半导体器件，其特征在于，所述接触塞包括第一接触塞及第二接触塞，所述第一接触塞及所述第二接触塞分别连接到被作为源极/漏极区提供的所述源极/漏极区且使所述栅极结构位于所述第一接触塞与所述第二接触塞之间，
且其中所述接触塞还包括跳跃连接层，所述跳跃连接层位于与所述通孔连接层实质上相同的水平高度且将所述第一接触塞连接到所述第二接触塞。
9.根据权利要求1所述的半导体器件，其特征在于，所述通孔连接层包括在一个方向上延伸的第一部分及在与所述一个方向相交的另一方向上延伸的第二部分。
10.根据权利要求1所述的半导体器件，其特征在于，所述接触塞包括多个接触塞，且
所述通孔连接层共同连接到所述多个接触塞的上部部分且延伸到所述金属通孔。
11.根据权利要求1所述的半导体器件，其特征在于，所述通孔连接层与所述接触塞由相同的材料形成。
12.根据权利要求11所述的半导体器件，其特征在于，所述通孔连接层及所述接触塞各自包含钨、钴、钛、其合金或其组合。
13.根据权利要求1所述的半导体器件，其特征在于，所述有源鳍在与所述栅极结构相邻的区中具有凹陷，且
被作为源极/漏极区提供的所述源极/漏极区包括位于所述有源鳍的所述凹陷中的再生长层。
14.根据权利要求13所述的半导体器件，其特征在于，所述有源鳍包括在所述第二方向上沿所述有源区的上表面排列的多个有源鳍，且
被作为源极/漏极区提供的所述源极/漏极区具有其中相邻的再生长层在所述第二方向上彼此融合在一起的结构。
15.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构包括多个栅极间隔件、依序设置在所述栅极间隔件之间的栅极介电膜及栅极电极以及设置在所述栅极电极上的栅极顶盖层。
16.根据权利要求1所述的半导体器件，其特征在于，还包括：
附加金属通孔，位于比所述接触塞的所述上表面高的所述第一水平高度，且沿与所述衬底的所述上表面正交的所述方向位于所述有源区的上表面处，
附加金属线，位于比所述第一水平高度高的所述第二水平高度，且连接到所述金属通孔，以及
附加通孔连接层，将所述附加金属线连接到所述金属线。
17.一种半导体器件，其特征在于，包括：
衬底，具有界定第一有源区及第二有源区的第一沟槽，所述第一沟槽具有第一深度；
第一有源鳍及第二有源鳍，分别位于所述第一有源区及所述第二有源区中，且在第一方向上延伸，所述第一有源鳍及所述第二有源鳍由第二沟槽界定，所述第二沟槽具有小于所述第一深度的第二深度；
第一栅极结构及第二栅极结构，沿与所述衬底的上表面正交的方向分别与所述第一有源鳍及所述第二有源鳍交叠，且在与所述第一方向相交的第二方向上延伸；
第一源极/漏极区及第二源极/漏极区，分别设置在所述第一有源鳍及所述第二有源鳍上；
第一接触塞及第二接触塞，分别连接到所述第一源极/漏极区及所述第二源极/漏极区，所述第一接触塞沿与所述衬底的所述上表面正交的所述方向与所述第一有源区交叠，
其中所述第一接触塞沿与所述衬底的所述上表面正交的所述方向与所述第一有源区交叠；
金属通孔，位于所述衬底上方的比所述第一接触塞的上表面高的第一水平高度，且沿与所述衬底的所述上表面正交的所述方向与所述第一有源区间隔开，其中所述金属通孔沿与所述衬底的所述上表面正交的所述方向未与所述第一接触塞交叠；
金属线，位于所述衬底上方的比所述第一水平高度高的第二水平高度，且连接到所述金属通孔；以及
通孔连接层，从所述第一接触塞的上部部分延伸到所述金属通孔。
18.根据权利要求17所述的半导体器件，其特征在于，所述金属通孔位于所述第一有源区与所述第二有源区之间。
19.一种半导体器件，其特征在于，包括：
第一沟槽，在衬底上界定有源区且具有第一深度；
第二沟槽，形成于所述有源区中且与所述第一沟槽相邻且具有小于所述第一深度的第二深度；
多个有源鳍，从所述有源区凸起且由所述第二沟槽界定；
栅极结构，沿与所述有源区的上表面正交的方向与所述多个有源鳍中的至少一个有源鳍交叠；
源极/漏极区，设置在所述多个有源鳍上；
接触塞，具有下表面，所述下表面连接到所述源极/漏极区；
金属通孔，沿与所述有源区的所述上表面正交的所述方向与所述接触塞间隔开，且位于所述有源区上方的比所述接触塞的上表面高的第一水平高度；
金属线，位于比所述第一水平高度高的第二水平高度，且连接到所述金属通孔，其中所述金属通孔与所述金属线沿与所述有源区的所述上表面正交的所述方向不与所述源极/漏极区交迭；以及
通孔连接层，具有与所述接触塞的所述上表面实质上共面的上表面，且从所述接触塞的上部部分延伸并连接到所述金属通孔，所述通孔连接层沿与所述有源区的所述上表面正交的所述方向与所述第一沟槽交迭。
20.根据权利要求19所述的半导体器件，其特征在于，所述通孔连接层由与所述接触塞的材料相同的材料形成。
21.根据权利要求19所述的半导体器件，其特征在于，所述通孔连接层位于与所述栅极结构的上表面实质上相同的水平高度。
22.根据权利要求19所述的半导体器件，其特征在于，所述接触塞包括第一接触塞及第二接触塞，所述第一接触塞及所述第二接触塞分别连接到被作为源极/漏极区提供的所述源极/漏极区且使所述栅极结构位于所述第一接触塞与所述第二接触塞之间，且
其中所述接触塞还包括跳跃连接层，所述跳跃连接层沿所述栅极结构的上表面设置且将所述第一接触塞连接到所述第二接触塞。
23.根据权利要求22所述的半导体器件，其特征在于，所述跳跃连接层位于与所述通孔连接层实质上相同的水平高度。
24.一种半导体器件，其特征在于，包括：
衬底，包括第一有源区及第二有源区；
第一有源鳍，位于所述第一有源区中；
第一源极/漏极区，设置在所述第一有源鳍上；
第一接触塞，位于所述第一源极/漏极区上方；
第一通孔连接层，位于所述第一接触塞上方，其中所述第一通孔连接层包括第一部分及第二部分，所述第一部分沿与所述衬底的上表面正交的方向与所述第一接触塞交叠，且所述第二部分沿与所述衬底的所述上表面正交的所述方向与所述第一接触塞间隔开；
第一金属通孔，设置在所述第一通孔连接层的所述第二部分上；
第一金属线，设置在所述第一金属通孔上；
第二有源鳍，位于所述第二有源区中；
第二源极/漏极区，设置在所述第二有源鳍上；
第二接触塞，位于所述第二源极/漏极区上方；
第二通孔连接层，位于所述第二接触塞上方且沿与所述衬底的所述上表面正交的方向与所述第二接触塞交叠；
第二金属通孔，设置在所述第二通孔连接层上；以及
第二金属线，设置在所述第二金属通孔上。
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