CN111834290A - 制造集成电路器件的方法 - Google Patents

制造集成电路器件的方法 Download PDF

Info

Publication number
CN111834290A
CN111834290A CN202010079164.3A CN202010079164A CN111834290A CN 111834290 A CN111834290 A CN 111834290A CN 202010079164 A CN202010079164 A CN 202010079164A CN 111834290 A CN111834290 A CN 111834290A
Authority
CN
China
Prior art keywords
wiring
mask layer
layer
hard mask
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010079164.3A
Other languages
English (en)
Inventor
权渡玹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020190045134A external-priority patent/KR102718981B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111834290A publication Critical patent/CN111834290A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供制造集成电路器件的方法。制造集成电路器件的方法包括：在半导体基底上依序形成器件层、布线绝缘层及硬掩模层。所述方法包括分别使用具有第一开口的第一掩模层及具有第二开口的第二掩模层作为刻蚀掩模来依序移除所述硬掩模层的第一区及第二区。所述方法包括通过使用所述硬掩模层的一部分作为刻蚀掩模移除所述布线绝缘层的一部分来形成第一布线凹槽及第二布线凹槽，所述第一布线凹槽穿过所述布线绝缘层，所述第二布线凹槽具有比所述第一布线凹槽的深度小的深度。此外，所述方法包括形成处于所述第一布线凹槽及所述第二布线凹槽中的布线结构。

Description

制造集成电路器件的方法
[相关申请的交叉参考]
本申请主张在2019年4月17日在韩国知识产权局提出申请的韩国专利申请第10-2019-0045134号的权利，所述韩国专利申请的全部公开内容并入本申请供参考。
技术领域
本公开涉及制造集成电路器件的方法。
背景技术
由于电子技术的进步，集成电路器件的缩小正在迅速发展。在缩小的集成电路器件中，用于对布线层与通孔插塞进行互连的工艺的工艺裕度可能减小。
发明内容
本发明概念提供制造集成电路器件的方法，所述方法即使在用于形成布线层及通孔插塞的工艺裕度根据集成电路器件的缩小而减小时亦能够对布线层与通孔插塞进行互连。
为克服上述技术问题，本发明概念提供制造集成电路器件的方法。根据本文中的一些实施例，制造集成电路器件的方法可包括：在半导体基底上依序形成器件层、布线绝缘层及硬掩模层。所述器件层可包括多个半导体器件。所述方法可包括分别使用具有在第一水平方向上延伸的第一开口的第一掩模层及具有在所述第一水平方向上延伸的第二开口的第二掩模层作为刻蚀掩模来依序移除所述硬掩模层的第一区及第二区。所述第二开口的一部分可在垂直方向上与包括所述布线绝缘层的第一部分的拼合区交叠且可在所述垂直方向上与所述第一开口的一部分交叠。所述方法可包括通过使用在移除所述硬掩模层的所述第一区及所述第二区之后剩余的所述硬掩模层的第三区作为刻蚀掩模移除所述布线绝缘层的所述第一部分来形成第一布线凹槽及第二布线凹槽，所述第一布线凹槽穿过所述布线绝缘层，所述第二布线凹槽具有比所述第一布线凹槽的深度小的深度。此外，所述方法可包括形成处于所述第一布线凹槽及所述第二布线凹槽中且电连接到所述多个半导体器件的布线结构。
根据本文中的一些实施例，一种制造集成电路器件的方法可包括：在半导体基底上依序形成器件层、布线绝缘层、刻蚀停止膜及硬掩模层，所述半导体基底包括位于集成电路器件的拼合区中的一部分。所述器件层可包括多个半导体器件。所述方法可包括通过使用具有第一开口的第一掩模层作为刻蚀掩模移除所述硬掩模层的第一区而在所述硬掩模层中形成第一凹槽，所述第一开口具有位于所述拼合区中的一部分且在第一水平方向上延伸。所述方法可包括通过使用具有第二开口的第二掩模层作为刻蚀掩模移除所述硬掩模层的第二区来形成第二凹槽，所述第二开口具有位于所述拼合区中的一部分且在所述第一水平方向上延伸。所述方法可包括移除所述刻蚀停止膜的位于所述拼合区中的第一部分。所述方法可包括经由所述第一凹槽移除所述硬掩模层的第三区及所述刻蚀停止膜的第二部分，经由所述第二凹槽移除所述硬掩模层的第四区及所述刻蚀停止膜的第三部分，以及移除所述布线绝缘层的上部第一部分的位于所述拼合区中的一部分。此外，所述方法可包括通过使用在移除所述硬掩模层的所述第三区及所述第四区之后剩余的所述硬掩模层的第五区作为刻蚀掩模移除所述布线绝缘层的第二部分来形成第一布线凹槽及形成第二布线凹槽，所述第一布线凹槽在所述拼合区中穿过所述布线绝缘层，所述第二布线凹槽具有比所述第一布线凹槽的深度小的深度。
根据本文中的一些实施例，一种制造集成电路器件的方法可包括：依序地形成具有拼合区、布线绝缘层、刻蚀停止膜、第一硬掩模层及第二硬掩模层的半导体基底。所述方法可包括通过使用具有第一开口的第一掩模层作为刻蚀掩模移除所述第二硬掩模层的第一区来形成第一凹槽，所述第一开口在第一水平方向上延伸且具有位于所述拼合区中的一部分。所述方法可包括通过使用具有第二开口的第二掩模层作为刻蚀掩模移除所述第二硬掩模层的第二区及所述第一硬掩模层的位于所述拼合区中的第一部分来形成第二凹槽，所述第二开口在所述第一水平方向上延伸且具有位于所述拼合区中的第一部分及与所述第一开口不同的第二部分。所述方法可包括移除所述刻蚀停止膜的位于所述拼合区中的第一部分。所述方法可包括经由所述第一凹槽移除所述第一硬掩模层的第二部分及所述刻蚀停止膜的第二部分，经由所述第二凹槽移除所述第一硬掩模层的第三部分及所述刻蚀停止膜的第三部分，以及移除所述布线绝缘层的上部第一部分的位于所述拼合区中的一部分。此外，所述方法可包括通过使用所述第一硬掩模层的第四部分作为刻蚀掩模移除所述布线绝缘层的第二部分来形成第一布线凹槽及第二布线凹槽，所述第一布线凹槽穿过所述布线绝缘层，所述第二布线凹槽具有比所述第一布线凹槽的深度小的深度。所述第一布线凹槽可形成在所述拼合区中。
附图说明
通过结合附图阅读以下详细说明，将会更清楚地理解本发明概念的实施例，在附图中：
图1A到图9C是根据用于解释根据本发明概念示例性实施例的制造集成电路器件的方法的工艺顺序示出的平面图及剖视图，其中具体来说，图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B、及图9B中的每一者以及图1C、图2C、图3C、图4C、图5C、图6C、图7C、图8C、及图9C中的每一者是沿图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、及图9A中的每一者的线B-B'及线C-C'截取的剖视图。
图10A到图10C是为解释根据本发明概念示例性实施例的制造集成电路器件的方法而示出的平面图及剖视图，其中具体来说，图10B及图10C是沿图10A中的线B-B'及线C-C'截取的剖视图。
图11A到图15C是根据用于解释根据本发明概念示例性实施例的制造集成电路器件的方法的工艺顺序示出的平面图及剖视图，其中具体来说，图11B、图12B、图13B、图14B、及图15B中的每一者以及图11C、图12C、图13C、图14C、及图15C中的每一者是沿图11A、图12A、图13A、图14A、及15A中的每一者的线B-B'及线C-C'截取的剖视图。
图16A到图16C是为解释根据本发明概念示例性实施例的制造集成电路器件的方法而示出的平面图及剖视图，其中具体来说，图16B及图16C是沿图16A中的线B-B'及线C-C'截取的剖视图。
具体实施方式
图1A到图9C是根据用于解释根据本发明概念示例性实施例的制造集成电路器件的方法的工艺顺序示出的平面图及剖视图。具体来说，图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B、及图9B中的每一者以及图1C、图2C、图3C、图4C、图5C、图6C、图7C、图8C、及图9C中的每一者是沿图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、及图9A中的每一者的线B-B'及线C-C'截取的剖视图。
参照图1A至图1C，在半导体基底110上形成器件层120，器件层120包括多个半导体器件150。举例来说，半导体基底110可包含硅(Si)。作为另外一种选择，半导体基底110可包含例如锗(Ge)等半导体元素，或者例如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)等化合物半导体。半导体基底110还可包括绝缘体上硅(silicon on insulator，SOI)结构。举例来说，半导体基底110可包括掩埋氧化物(buried oxide，BOX)层。半导体基底110可包括导电区，例如掺杂有杂质的阱或掺杂有杂质的结构。另外，半导体基底110可包括各种器件隔离结构，例如浅沟槽隔离(shallow trench isolation，STI)结构。半导体基底110可包括有源表面及与有源表面相对的无源表面。
包括所述多个半导体器件150的器件层120可形成在半导体基底110的有源表面上。
所述多个半导体器件150的至少一部分可包括晶体管。举例来说，所述多个半导体器件150的至少一部分可包括双极结型晶体管(bipolar junction transistor，BJT)或场效应晶体管(field effect transistor，FET)。举例来说，所述多个半导体器件150的至少一部分可包括平面晶体管(planar transistor)或鳍型场效应晶体管(Fin field effecttransistor，FinFET)。当所述多个半导体器件150的至少一部分包括FinFET时，多个鳍型有源区可在半导体基底110中在水平方向(X方向或Y方向)上彼此平行地突出及延伸。
所述多个半导体器件150可构成逻辑单元。逻辑单元可被不同地配置成包括多个电路元件，例如晶体管、电阻器等。逻辑单元可构成例如与、与非、或、或非、异或(XOR)、异或非(XNOR)、反相器(INV)、加法器(ADD)、缓冲器(BUF)、延迟(DLY)、滤波器(FIL)、复用器(MXT/MXIT)、OAI(或/与/反相器)、AO(与/或)、AOI(与/或/反相器)、D触发器、复位触发器、主从触发器、锁存器等。逻辑单元也可构成执行期望逻辑功能(例如计数器、缓冲器等)的标准单元。
所述多个半导体器件150可包括用于构成例如中央处理器(central processingunit，CPU)、图形处理单元(graphics processing unit，GPU)及应用处理器(applicationprocessor，AP)等的各种单独器件，或者用于构成例如动态随机存取存储器(dynamicrandom access memory，DRAM)器件、静态随机存取存储器(static random accessmemory，SRAM)器件、闪存器件、电可擦可编程只读存储器(electrically erasable andprogrammable read-only memory，EEPROM)器件、相变随机存取存储器(phase-changerandom access memory，PRAM)器件、磁性随机存取存储器(magnetic random accessmemory，MRAM)器件及电阻式随机存取存储器(resistive random access memory，RRAM)等的各种单独器件。
器件层120可包括半导体器件150、用于将半导体器件150连接到彼此的导线及导电插塞以及填充半导体器件150之间的空间的绝缘层。器件层120可包含各种类型及各种形状的导电材料、半导体材料及绝缘材料。此外，绝缘层可位于导线及导电插塞上。
可在器件层120上形成下部布线结构200。在一些实施例中，下部布线结构200可使用双镶嵌工艺形成。下部布线结构200可电连接到每一半导体器件150以使得下部布线结构200可在所述多个半导体器件150之间提供电连接以及在所述多个半导体器件150与参照图10A到图10C阐述的参考布线结构300之间提供电连接。
下部布线结构200可包括下部布线层210及连接到下部布线层210的下部通孔插塞220。下部布线绝缘层250可填充下部布线层210与下部通孔插塞220之间的空间以及与下部布线层210及下部通孔插塞220相邻的空间。在一些实施例中，下部布线层210与下部通孔插塞220可接触彼此且可成一体地形成。
举例来说，下部布线层210可包括彼此平行的在第一水平方向(X方向)上以线形状延伸的多条线。图1A及图1B所示下部布线层210在第一水平方向(X方向)上的延伸长度是例示性实例，并非仅限于此。
下部布线结构200还可包括下部障壁层230，下部障壁层230环绕下部布线层210及下部通孔插塞220的底表面及侧表面。下部障壁层230可设置在(a)下部布线层210及下部通孔插塞220与(b)下部布线绝缘层250之间。在一些实施例中，下部障壁层230也可设置在下部通孔插塞220与和下部通孔插塞220的底表面接触的导电层之间。在一些实施例中，下部布线结构200还可包括覆盖下部布线层210的上表面的下部覆盖层240。
举例来说，下部布线层210及下部通孔插塞220可包含金属材料，例如钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、锰(Mn)或钴(Co)。举例来说，下部障壁层230可包含例如Ti、Ta、Ru、Mn、Co或W等金属的氮化物或氧化物，或者可包含例如磷化钴钨(CoWP)、硼钨钴(CoWB)、磷化硼钨钴(CoWBP)等合金。举例来说，下部覆盖层240可包含金属材料，例如W、Ti、Ta、Ru、Mn或Co。举例来说，下部布线绝缘层250可包含氧化硅或者介电常数低于氧化硅的介电常数的绝缘材料。在一些实施例中，下部布线绝缘层250可包括原硅酸四乙酯(tetraethyl orthosilicate，TEOS)膜或者具有2.2到2.4的超低介电常数K的超低介电常数(ultra low K，ULK)膜。ULK膜可包括碳氧化硅(SiOC)膜或碳掺杂氧化硅(carbon-dopedsilicon oxide，SiCOH)膜。
可在下部布线结构200及下部布线绝缘层250上形成下部刻蚀停止膜290以覆盖下部布线层210的上表面及下部布线绝缘层250的上表面。在一些实施例中，当下部覆盖层240覆盖下部布线层210的上表面时，下部刻蚀停止膜290可覆盖下部覆盖层240的上表面及下部布线绝缘层250的上表面。举例来说，下部刻蚀停止膜290可包含氮化物，例如氮化硅(SiN)或氮化铝(AlN)。在一些实施例中，下部刻蚀停止膜290可包含不包含碳的材料。
可在下部刻蚀停止膜290上形成参考布线绝缘层350以覆盖下部布线结构200及下部布线绝缘层250。举例来说，参考布线绝缘层350可包含氧化硅或者介电常数低于氧化硅的介电常数的绝缘材料。在一些实施例中，参考布线绝缘层350可包括TEOS膜或者具有2.2到2.4的超低介电常数的ULK膜。ULK膜可包括SiOC膜或SiCOH膜。
在一些实施例中，在没有形成下部布线结构200及下部布线绝缘层250的情况下形成覆盖器件层120的下部刻蚀停止膜290后，可形成覆盖下部刻蚀停止膜290的参考布线绝缘层350。
可在参考布线绝缘层350上依序形成参考刻蚀停止膜390及参考硬掩模层410。举例来说，参考刻蚀停止膜390可包含碳氮化硅(SiCN)或者可包含SiCN/SiN或SiCN/SiN/AlN的堆叠结构。在一些实施例中，参考刻蚀停止膜390可包括含碳材料。参考硬掩模层410可包含氮化钛(TiN)或氮氧化硅(SiON)或者可包含SiON/TiN的堆叠结构。在一些实施例中，参考硬掩模层410可包括第一参考硬掩模层412以及堆叠在第一参考硬掩模层412上的第二参考硬掩模层414。举例来说，第一参考硬掩模层412可包含例如TiN等金属氮化物，且第二参考硬掩模层414可包含例如SiON等氮氧化物。在一些实施例中，第一参考硬掩模层412可包含例如TiN等金属氮化物，且第二参考硬掩模层414可包含例如SiC或SiCN等含碳材料，且在这种情形中，参考刻蚀停止膜390可包含不含碳的材料，举例来说，氮化物(例如SiN或AlN)。参考刻蚀停止膜390、第一参考硬掩模层412及第二参考硬掩模层414中的每一者可包含(i)金属氮化物材料、(ii)氮氧化物材料及(iii)包含碳的材料中的不同材料。
第一参考硬掩模层412与第二参考硬掩模层414可根据刻蚀工艺的条件而具有大的刻蚀选择性比或者可具有相似的刻蚀特性。
可在参考硬掩模层410上形成具有第一开口MO1的第一掩模层MK1。举例来说，第一掩模层MK1可包含光刻胶或者可使用光刻胶形成。在一些实施例中，在形成第一掩模层MK1之前，可在参考硬掩模层410上形成第一抗反射膜510。
举例来说，第一开口MO1可以彼此平行地在第二水平方向(Y方向)上延伸的线形状形成为多个。在一些实施例中，第一水平方向(X方向)与第二水平方向(Y方向)可彼此垂直。第一开口MO1可包括第一切割开口MO1a及第一延伸开口MO1b。第一切割开口MO1a在第二水平方向(Y方向)上的延伸长度可小于第一延伸开口MO1b的延伸长度。举例来说，第一切割开口MO1a的一部分可与第一切割开口MO1a之下的下部布线层210的一部分交叠，且第一切割开口MO1a在第二水平方向(Y方向)上的一个端部可在垂直方向(Z方向)上与和第一切割开口MO1a之下的下部布线层210的侧表面相邻的一部分交叠。在一些实施例中，第一切割开口MO1a的一个端部可在垂直方向(Z方向)上与第一切割开口MO1a之下的下部布线层210的侧表面的一部分对准。
在第一切割开口MO1a中，和第一切割开口MO1a的一个端部相邻且与第一切割开口MO1a之下的下部布线层210的一部分交叠的一部分可被界定为第一掩模拼合区MS1。第一开口MO1的第一掩模拼合区MS1可对应于在垂直方向(Z方向)上与图3A到图3C中所阐述的第二开口MO2交叠的一部分。第二开口MO2在垂直方向(Z方向)上与第一掩模拼合区MS1交叠的一部分可被界定为第二掩模拼合区MS2。
本文所用用语“拼合区”可指集成电路器件在垂直方向(Z方向)上与第一掩模拼合区MS1和/或第二掩模拼合区MS2交叠的任何部分。举例来说，拼合区可包括参考布线绝缘层350在垂直方向(Z方向)上与第一掩模拼合区MS1和/或第二掩模拼合区MS2交叠的一部分。此外，在一些实施例中，拼合区可从集成电路器件的顶部垂直延伸到集成电路器件的底部。
在本文中，第一开口MO1的一部分(即，第一掩模拼合区MS1)可与第二开口MO2的一部分(即，第二掩模拼合区MS2)交叠可意指在垂直方向上与第一开口MO1的第一掩模拼合区MS1交叠的半导体基底110的一部分、下部布线层210的一部分及参考布线绝缘层350的一部分，可相应地为与在垂直方向上与第二掩模拼合区MS2交叠的半导体基底110的一部分、下部布线层210的一部分以及参考布线绝缘层350的一部分相同的部分。
同时，为便于解释及容易地指示与其他元件的关系，本文中使用元件名称中所包含的用语“参考”、“上部”及“下部”。举例来说，除了由用语“参考”、“上部”及“下部”组成的词语本身之外，具有相同或相似名称且包含用语“上部”及“下部”的元件在本文中可分别用于通过使用包含用语“参考”的元件作为参考来指代布置在“上部”位置及“下部”位置的元件。因此，当不需要比较彼此的位置关系时，包含用语“参考”、“上部”及“下部”的元件在本文中可用于指代相同的元件，而省略用语“参考”、“上部”及“下部”。举例来说，参考布线绝缘层350、参考刻蚀停止膜390、参考硬掩模层410、第一参考硬掩模层412及第二参考硬掩模层414中的每一者可分别指代布线绝缘层350、刻蚀停止膜390、硬掩模层410、第一硬掩模层412及第二硬掩模层414。
一同参照图1A到图2C，通过使用第一掩模层MK1作为刻蚀掩模移除作为参考硬掩模层410的一部分的第一区410R1，可形成第一凹槽414O1。第一区410R1可为参考硬掩模层410的位于第一掩模层MK1的第一开口MO1下方的一部分且第一凹槽414O1可为参考硬掩模层410中的移除第一区410R1的一部分。在形成第一凹槽414O1之后，可移除第一掩模层MK1及第一抗反射膜510。
第一凹槽414O1可在垂直方向(Z方向)上从参考硬掩模层410的上表面朝半导体基底110延伸，但是参考刻蚀停止膜390可不在第一凹槽414O1的底部水平高度处暴露出(例如，可不通过/可不经由下部区暴露出)。也就是说，第一凹槽414O1在垂直方向(Z方向)上的深度可小于参考硬掩模层410的厚度。
当参考硬掩模层410包括第一参考硬掩模层412及堆叠在第一参考硬掩模层412上的第二参考硬掩模层414时，第一凹槽414O1可穿过第二参考硬掩模层414且接着在第一凹槽414O1的底部水平高度处暴露出第一参考硬掩模层412。也就是说，可通过使用第一掩模层MK1作为刻蚀掩模移除第二参考硬掩模层414的一部分来形成第一凹槽414O1。第一凹槽414O1在垂直方向(Z方向)上的深度可等于或大于第二参考硬掩模层414的厚度。
第一凹槽414O1可包括与第一掩模层MK1的第一切割开口MO1a对应的第一切割凹槽414O1a及与第一掩模层MK1的第一延伸开口MO1b对应的第一延伸凹槽414O1b。第一切割凹槽414O1a在第二水平方向(Y方向)上的延伸长度可小于第一延伸凹槽414O1b的延伸长度。举例来说，第一切割凹槽414O1a的一部分可与第一切割凹槽414O1a之下的下部布线层210的一部分交叠，且第一切割凹槽414O1a在第二水平方向(Y方向)上的一个端部可在垂直方向(Z方向)上与和第一切割凹槽414O1a之下的下部布线层210的侧表面相邻的一部分交叠。在一些实施例中，第一切割凹槽414O1a的一个端部可在垂直方向(Z方向)上与第一切割凹槽414O1a之下的下部布线层210的侧表面的一部分对准。
在第一切割凹槽414O1a中，和第一切割凹槽414O1a的一个端部相邻且与第一切割凹槽414O1a之下的下部布线层210的一部分交叠的一部分可被界定为第一凹槽拼合区414S。
一同参照图3A到图3C，可在具有第一凹槽414O1的参考硬掩模层410上形成具有第二开口MO2的第二掩模层MK2。举例来说，第二掩模层MK2可包含光刻胶或者可使用光刻胶形成。在一些实施例中，在形成第二掩模层MK2之前，可在参考硬掩模层410上形成第二抗反射膜520。
举例来说，第二开口MO2可以彼此平行地在第二水平方向(Y方向)上延伸的线形状形成为多个。第二开口MO2可包括第二切割开口MO2a及第二延伸开口MO2b。第二切割开口MO2a在第二水平方向(Y方向)上的延伸长度可小于第二延伸开口MO2b的延伸长度。此外，第一切割开口MO1a及第二切割开口MO2a中的每一者在第一水平方向(X方向)上的宽度可具有相同的值。
第二开口MO2的一部分与第一凹槽414O1的一部分可在垂直方向(Z方向)上彼此交叠。举例来说，第二切割开口MO2a的一部分与第一切割凹槽414O1a的一部分可在垂直方向(Z方向)上彼此交叠，且第二延伸开口MO2b与第一延伸凹槽414O1b可不在垂直方向(Z方向)上彼此交叠。具体来说，第二切割开口MO2a的一部分可在垂直方向(Z方向)上与第一凹槽拼合区414S交叠。
举例来说，第二切割开口MO2a的一部分可与第二切割开口MO2a之下的下部布线层210的一部分交叠，且第二切割开口MO2a在第二水平方向(Y方向)上的一个端部可在垂直方向(Z方向)上与和第二切割开口MO2a之下的下部布线层210的侧表面相邻的一部分交叠。在一些实施例中，第二切割开口MO2a的一个端部可在垂直方向(Z方向)上与第二切割开口MO2a之下的下部布线层210的侧表面的一部分对准。
第二切割开口MO2a在垂直方向(Z方向)上与第一凹槽拼合区414S交叠的一部分可被界定为第二掩模拼合区MS2。第二掩模拼合区MS2可为与位于下方的下部布线层210的一部分交叠的一部分。
一同参照图3A到图4C，通过使用第二掩模层MK2作为刻蚀掩模移除作为参考硬掩模层410的一部分的第二区410R2，可形成第二凹槽414O2。第二区410R2可为参考硬掩模层410的位于第二掩模层MK2的第二开口MO2下方的一部分且第二凹槽414O2可为参考硬掩模层410中的移除第二区410R2的一部分。在形成第二凹槽414O2之后，可移除第二掩模层MK2及第二抗反射膜520。
第二凹槽414O2可包括与第二掩模层MK2的第二切割开口MO2a对应的第二切割凹槽414O2a及与第二掩模层MK2的第二延伸开口MO2b对应的第二延伸凹槽414O2b。第二切割凹槽414O2a可与第一切割凹槽414O1a连通。第一凹槽414O1与第二凹槽414O2一起可构成参考凹槽410O。
参考凹槽410O可在垂直方向(Z方向)上从参考硬掩模层410的上表面朝半导体基底110延伸，但是参考刻蚀停止膜390可在参考凹槽410O的底部水平高度的一部分处暴露出(例如，可通过/可经由第一部分暴露出)，且参考刻蚀停止膜390可不在参考凹槽410O的底部水平高度的另一部分暴露出(例如，可不通过/可不经由第二部分暴露出)。具体来说，参考刻蚀停止膜390可在参考凹槽410O的与第二掩模拼合区MS2对应的部分的底部水平高度处暴露出，且参考刻蚀停止膜390可不在参考凹槽410O的剩余部分的底部水平高度处暴露出。
与第二掩模拼合区MS2对应地形成的参考凹槽410O的一部分可被界定为参考凹槽拼合区410S。参考凹槽拼合区410S可在垂直方向(Z方向)上穿过参考硬掩模层410，且接着可在参考凹槽拼合区410S的底部水平高度处暴露出参考刻蚀停止膜390。参考凹槽拼合区410S可包括在垂直方向(Z方向)上穿过第二参考硬掩模层414的第一凹槽拼合区414S及在垂直方向(Z方向)上穿过第一参考硬掩模层412的第二凹槽拼合区412S，其中第一凹槽拼合区414S与第二凹槽拼合区412S可彼此连通。第一凹槽拼合区414S可为使用图1A到图1C所示第一掩模层MK1形成的一部分，且第二凹槽拼合区412S可为使用图3A到图3C所示第二掩模层MK2形成的一部分。也就是说，参考凹槽拼合区410S可形成在与第一掩模层MK1的第一开口MO1与第二掩模层MK2的第二开口MO2交叠的一部分对应的一部分中。
参考刻蚀停止膜390可在参考凹槽410O中的参考凹槽拼合区410S的第一部分的底部水平高度处暴露出，且第一参考硬掩模层412可在参考凹槽区410O的第二部分的底部水平高度处暴露出。
一同参照图4A到图5C，可移除参考硬掩模层410的一部分以形成硬掩模开口412O。在形成硬掩模开口412O的工艺中，可移除参考硬掩模层410的第二参考硬掩模层414，且可保留第一参考硬掩模层412的一部分。举例来说，相对于图4A到图4C所示的结果来说，可执行毯覆式刻蚀(blanketetch)以移除第二参考硬掩模层414及暴露出的第一参考硬掩模层412的一部分。此时，也可移除参考刻蚀停止膜390在参考凹槽拼合区410S的底部处暴露出的部分以在参考刻蚀停止膜390中的与参考凹槽拼合区410S对应的一部分中形成暴露出参考布线绝缘层350的第一刻蚀开口390O1。第一刻蚀开口390O1可与硬掩模开口412O连通。
一同参照图1A到图5C，硬掩模开口412O可对应于第一掩模层MK1的第一开口MO1及第二掩模层MK2的第二开口MO2，且可形成在参考硬掩模层410在垂直方向(Z方向)上与其交叠的一部分(即，第一参考硬掩模层412的一部分)中。
在这种情形中，第一刻蚀开口390O1可形成在参考刻蚀停止膜390的与第一掩模层MK1的第一开口MO1在垂直方向(Z方向)上与第二掩模层MK2的第二开口MO2交叠的一部分对应的一部分中，且第一刻蚀开口390O1可与硬掩模开口412O连通。具体来说，第一刻蚀开口390O1可形成在参考刻蚀停止膜390的与在垂直方向(Z方向)上与第一掩模层MK1的第一切割开口MO1a及第二掩模层MK2的第二切割开口MO2a中的每一者的一个端部相邻且交叠的一部分对应的一部分中，且第一刻蚀开口390O1可与硬掩模开口412O连通。
彼此部分地交叠的第一掩模层MK1的第一切割开口MO1a及第二掩模层MK2的第二切割开口MO2a在长轴方向(例如，Y方向)上的中心线(例如，图1A到图5C中的线C-C')可位于同一直线上，且第一掩模层MK1的第一切割开口MO1a及第二掩模层MK2的第二切割开口MO2a在短轴方向(例如，X方向)上的宽度可相同。也就是说，彼此部分地交叠的第一掩模层MK1的第一切割开口MO1a及第二掩模层MK2的第二切割开口MO2a在长轴方向(例如，Y方向)上的中心线可在垂直方向(Z方向)上彼此交叠的半导体基底110、下部布线层210及参考布线绝缘层350上位于同一直线(例如，图1A到图5C中的线C-C')上。因此，与第一掩模层MK1的第一切割开口MO1a及第二掩模层MK2的第二切割开口MO2a对应地形成的硬掩模开口412O可具有在第二水平方向(Y方向)上延伸且在第一水平方向(X方向)上具有恒定宽度的形状，此相似于与第一掩模层MK1的第一延伸开口MO1b及第二掩模层MK2的第二延伸开口MO2b对应地形成的硬掩模开口412O。然而，不同于与第一掩模层MK1的第一延伸开口MO1b及第二掩模层MK2的第二延伸开口MO2b对应地形成的硬掩模开口412O，与第一掩模层MK1的第一切割开口MO1a及第二掩模层MK2的第二切割开口MO2a对应地形成的硬掩模开口412O可形成为与第一刻蚀开口390O1连通。
在本文中，为便于理解，通过将第一掩模层MK1的第一开口MO1划分成第一切割开口MO1a及第一延伸开口MO1b来单独阐述第一掩模层MK1的第一开口MO1，且还通过将第二掩模层MK2的第二开口MO2划分成第二切割开口MO2a及第二延伸开口MO2b来单独阐述第二掩模层MK2的第二开口MO2。也就是说，即使单独阐述了第一掩模层MK1的第一开口MO1的与第二掩模层MK2的第二开口MO2交叠的交叠部分及连接到与其相邻的交叠部分的连接部分在概念上被称为第一切割开口MO1a，且第一掩模层MK1的第一开口MO1的另一部分在概念上被称为第一延伸开口MO1b，根据除了这些图式之外的其他图式中要示出的位置而定，第一掩模层MK1中的第一切割开口MO1a及第一延伸开口MO1b可在另一区中相反地指代。相似地，根据除了这些图式之外的其他图式中要示出的位置而定，第二掩模层MK2中的第二切割开口MO2a及第二延伸开口MO2b可在另一区中相反地指代。
在本文中，参考硬掩模层410的参考凹槽拼合区410S、第一参考硬掩模层412的第二凹槽拼合区412S、第二参考硬掩模层414的第一凹槽拼合区414S、第一开口MO1的第一掩模拼合区MS1及第二开口MO2的第二掩模拼合区MS2中的所有者可相对于半导体基底110在垂直方向(Z方向)上实质上彼此交叠。因此，集成电路器件的与相对于半导体基底110在垂直方向(Z方向)上彼此交叠的参考凹槽拼合区410S、第一凹槽拼合区414S、第二凹槽拼合区412S、第一掩模拼合区MS1及第二掩模拼合区MS2对应(例如，在垂直方向(Z方向)上与在垂直方向(Z方向)上彼此交叠的参考凹槽拼合区410S、第一凹槽拼合区414S、第二凹槽拼合区412S、第一掩模拼合区MS1及第二掩模拼合区MS2交叠)的任何部分可被界定为拼合区。
一同参照图6A到图6C，可使用具有硬掩模开口412O的第一参考硬掩模层412作为刻蚀掩模移除参考刻蚀停止膜390的一部分以形成暴露出参考布线绝缘层350的第二刻蚀开口390O2。在形成第二刻蚀开口390O2的工艺中，也可移除在第一刻蚀开口390O1下方暴露出的参考布线绝缘层350的上部部分的一部分，且因此可形成初步参考布线凹槽350R1p。初步参考布线凹槽350R1p可从参考布线绝缘层350的上表面向下延伸，且初步参考布线凹槽350R1p的下部水平高度可低于参考布线绝缘层350的上表面的水平高度，且可高于参考布线绝缘层350的下表面以使得参考布线绝缘层350的一部分可在初步参考布线凹槽350R1p的下部水平高度处维持在暴露状态。
第一刻蚀开口390O1与第二刻蚀开口390O2可一同构成参考刻蚀开口390O。
一同参照图7A到图7C，可通过使用参考刻蚀停止膜390(其使用参考刻蚀开口390O)作为刻蚀掩模移除参考布线绝缘层350的一部分来形成参考布线凹槽350R。参考布线凹槽350R可包括第一参考布线凹槽350R1及第二参考布线凹槽350R2。
由于参考布线绝缘层350的一部分是在图6A到图6C所示初步参考布线凹槽350R1p形成在第一刻蚀开口390O1的下侧上的条件下被移除的，因此作为参考布线凹槽350R的形成在第一刻蚀开口390O1的下侧上的一部分的第一参考布线凹槽350R1的深度可大于作为参考布线凹槽350R的形成在第二刻蚀开口390O2的下侧上的一部分的第二参考布线凹槽350R2的深度。
第一参考布线凹槽350R1可从参考布线绝缘层350的上表面延伸到参考布线绝缘层350的下表面以使得下部布线结构200可通过/经由第一参考布线凹槽350R1的下部水平高度暴露出。第二参考布线凹槽350R2可从参考布线绝缘层350的上表面向下延伸，且第二参考布线凹槽350R2的下部水平高度可低于参考布线绝缘层350的上表面的水平高度，且可高于参考布线绝缘层350的下表面以使得参考布线绝缘层350的一部分可在第二参考布线凹槽350R2的下部水平高度处维持在暴露状态。也就是说，可通过从参考布线绝缘层350的上表面到下表面移除参考布线绝缘层350来形成第一参考布线凹槽350R1，且可通过移除参考布线绝缘层350的上部部分的一部分来形成第二参考布线凹槽350R2。
一同参照图8A到图8C，在形成覆盖参考刻蚀停止膜390及具有参考布线凹槽350R的参考布线绝缘层350的暴露出的表面的参考障壁层330之后，可在参考障壁层330上形成参考布线材料层315。参考障壁层330可共形地形成在参考刻蚀停止膜390及具有参考布线凹槽350R的参考布线绝缘层350的暴露出的表面上。参考布线材料层315可形成在参考布线凹槽350R中(例如，填充参考布线凹槽350R)，且形成在参考刻蚀停止膜390的上表面上(例如，覆盖参考刻蚀停止膜390的上表面)。
参考障壁层330可包含例如Ti、Ta、Ru、Mn、Co或W等金属的氮化物或氧化物，或者可包含例如CoWP、CoWB、CoWBP等合金。参考布线材料层315可包含例如W、Cu、Ti、Ta、Ru、Mn或Co等金属材料。
一同参照图8A到图9C，可移除参考刻蚀停止膜390的上表面上的(例如，覆盖参考刻蚀停止膜390的上表面的)参考布线材料层315的一部分以形成参考布线层310及参考通孔插塞320。参考布线层310可指代参考布线材料层315的剩余部分的位于比第二参考布线凹槽350R2的底部水平高度高的水平高度的一部分，且参考通孔插塞320可指代参考布线材料层315的剩余部分的位于比第二参考布线凹槽350R2的底部低的水平高度并连接到参考布线层310的一部分。因此，参考布线层310可具有实质上恒定的高度及宽度，且可在第二水平方向(Y方向)上延伸，且参考通孔插塞320可在参考布线层310下方具有实质上恒定的水平面积或者可在垂直方向(Z方向)上朝半导体基底110延伸，同时水平面积持续减小或增大。
在形成参考布线层310及参考通孔插塞320的工艺中，可一同移除覆盖参考刻蚀停止膜390的上表面的参考障壁层330的一部分以及参考刻蚀停止膜390，以使得可暴露出参考布线绝缘层350的上表面。
为形成参考布线层310及参考通孔插塞320，可通过化学机械抛光(chemical-mechanical polishing，CMP)方法来执行移除参考布线材料层315的一部分的工艺。在形成参考布线层310及参考通孔插塞320的工艺中，可完全移除参考刻蚀停止膜390。
图10A到图10C是为解释根据本发明概念示例性实施例的制造集成电路器件的方法而示出的平面图及剖视图。具体来说，图10B及图10C是沿图10A中的线B-B'及线C-C'截取的剖视图。在图10A到图10C中，与图1A到图9C中相同的参考编号表示相同的构件，且在本文中可省略其重复的详细说明。
参照图10A到图10C，集成电路器件1可包括包含多个半导体器件150的器件层120、下部布线结构200及参考布线结构300。下部布线结构200可电连接到每一半导体器件150，以使得下部布线结构200可在所述多个半导体器件150之间提供电连接以及在所述多个半导体器件150与参考布线结构300之间提供电连接。
下部布线结构200可包括下部布线层210及连接到下部布线层210的下部通孔插塞220。下部布线绝缘层250可填充下部布线层210与下部通孔插塞220之间的空间。在一些实施例中，彼此接触的下部布线层210与下部通孔插塞220可成一体地形成。
下部布线层210可形成为多个彼此平行地在第一水平方向(X方向)上延伸的线形状。下部通孔插塞220可从下部布线层210的底表面朝半导体基底110延伸。
下部布线结构200还可包括下部障壁层230，下部障壁层230环绕下部布线层210及下部通孔插塞220的底表面及侧表面。下部障壁层230可设置在(a)下部布线层210及下部通孔插塞220与(b)下部布线绝缘层250之间。在一些实施例中，下部布线结构200还可包括覆盖下部布线层210的上表面的下部覆盖层240。
下部刻蚀停止膜290可覆盖下部布线结构200的上表面及下部布线绝缘层250的上表面。下部刻蚀停止膜290可覆盖下部布线层210的上表面的一部分或者下部覆盖层240的上表面的一部分。参考布线结构300可连接到下部布线层210的上表面或下部覆盖层240的上表面中未被下部刻蚀停止膜290覆盖的一部分。
参考布线结构300可包括参考布线层310及连接到参考布线层310的参考通孔插塞320。参考布线绝缘层350可填充参考布线层310与参考通孔插塞320之间的空间。在一些实施例中，彼此接触的参考布线层310与参考通孔插塞320可成一体地形成。
参考布线层310可以彼此平行地在第二水平方向(Y方向)上延伸的线形状形成为多个。参考通孔插塞320可从参考布线层310的底表面朝半导体基底110延伸以电连接到下部布线结构200。
参考布线结构300还可包括参考障壁层330，参考障壁层330环绕参考布线层310及参考通孔插塞320的底表面及侧表面。参考障壁层330可设置在(a)参考布线层310及参考通孔插塞320与(b)参考布线绝缘层350之间。在一些实施例中，参考布线结构300还可包括覆盖参考布线层310的上表面的参考覆盖层340。
下部刻蚀停止膜290可设置在下部布线绝缘层250与参考布线绝缘层350之间。然而，由于如参照图9A到图9C所述，图1A到图8C所示参考刻蚀停止膜390可被完全移除，因此参考刻蚀停止膜390可不保留在参考布线绝缘层350及参考布线结构300上。因此，参考刻蚀停止膜390可不设置在参考布线绝缘层350与设置在参考布线绝缘层350的上侧上的绝缘层(例如，图11A到图11C所示上部布线绝缘层650)之间，以使得参考布线绝缘层350的上表面与上部布线绝缘层650的下表面可彼此接触。
一同参照图1A到图10C，根据本发明概念的集成电路器件1中所包括的参考通孔插塞320可为完全对准通孔(fully-aligned-via，FAV)。参考通孔插塞320可形成在参考布线绝缘层350的与第一掩模层MK1的第一开口MO1与第二掩模层MK2的第二开口MO2交叠的一部分(即，第一掩模拼合区MS1与第二掩模拼合区MS2交叠的一部分)对应的一部分中。
具体来说，参考通孔插塞320可以第一开口MO1及第二开口MO2中的每一者的第一水平方向(X方向)上的宽度对准，且因此可确定/控制参考通孔插塞320的第一水平方向(X方向)上的宽度，且还可以第一开口MO1与第二开口MO2彼此交叠的一部分(即，第一掩模拼合区MS1与第二掩模拼合区MS2彼此交叠的一部分)在第二水平方向(Y方向)上的宽度对准，且因此可确定/控制参考通孔插塞320在第二水平方向(Y方向)上的宽度。
因此，不同于其中通孔插塞以用于形成布线层的掩模层的开口的宽度对准且通孔插塞的宽度仅限制在一个方向上(例如，限制在第一水平方向(X方向)上)的自对准通孔(self-aligned via，SAV)中的通孔插塞，参考通孔插塞320在彼此垂直的第一水平方向(X方向)与第二水平方向(Y方向)二者上的宽度可受到限制，且因此可提高集成电路器件1的电可靠性。
在一些实施例中，下部通孔插塞220可为但并非仅限于SAV，且可为FAV。
图11A到图15C是根据用于解释根据本发明概念示例性实施例的制造集成电路器件的方法的工艺顺序示出的平面图及剖视图。具体来说，图11B、图12B、图13B、图14B、及图15B中的每一者以及图11C、图12C、图13C、图14C、及图15C中的每一者是沿图11A、图12A、图13A、图14A、及15A中的每一者的线B-B'及线C-C'截取的剖视图。在图11A到图15C中，与图1A到图10C中相同的参考编号表示相同的构件，且在本文中可省略其重复的详细说明。
一同参照图11A到图11C，可在图10A到图10C的所得结构上(即，在参考布线结构300及参考布线绝缘层350上)形成上部布线绝缘层650。参考布线绝缘层350的上表面及上部布线绝缘层650的下表面可彼此接触。
举例来说，上部布线绝缘层650可包含氧化硅或者介电常数低于氧化硅的介电常数的绝缘材料。在一些实施例中，上部布线绝缘层650可包括TEOS膜或者具有2.2到2.4的超低介电常数的ULK膜。ULK膜可包括SiOC膜或SiCOH膜。
一同参照图12A到图12C，可在上部布线绝缘层650上依序形成上部刻蚀停止膜690及上部硬掩模层430。举例来说，上部刻蚀停止膜690可包含SiCN或者可包含SiCN/SiN或SiCN/SiN/AlN的堆叠结构。在一些实施例中，上部刻蚀停止膜690可包括含碳材料。上部硬掩模层430可包含TiN或SiON或者可包含SiON/TiN的堆叠结构。在一些实施例中，上部硬掩模层430可包括第一上部硬掩模层432以及堆叠在第一上部硬掩模层432上的第二上部硬掩模层434。举例来说，第一上部硬掩模层432可包含例如TiN等金属氮化物，且第二上部硬掩模层434可包含例如SiON等氮氧化物。第一上部硬掩模层432与第二上部硬掩模层434可根据刻蚀工艺的条件而具有大的刻蚀选择性比或者可具有相似的刻蚀特性。
在上部硬掩模层430上，可形成具有第三开口MO3的第三掩模层MK3。举例来说，第三掩模层MK3可包含光刻胶或者可使用光刻胶形成。在一些实施例中，在形成第三掩模层MK3之前，可在上部硬掩模层430上形成第三抗反射膜530。
举例来说，第三开口MO3可以彼此平行地在第一水平方向(X方向)上延伸的线形状形成为多个。第三开口MO3可包括第三切割开口MO3a及第三延伸开口MO3b。第三切割开口MO3a在第一水平方向(X方向)上的延伸长度可小于第三延伸开口MO3b的延伸长度。举例来说，第三切割开口MO3a的一部分可与参考布线层310的一部分交叠，且第三切割开口MO3a的一个端部可在垂直方向(Z方向)上交叠与参考布线层310的侧表面相邻的一部分。在一些实施例中，第三切割开口MO3a的一个端部可在垂直方向(Z方向)上与位于下方的参考布线层310的侧表面的一部分相互对准。
第三切割开口MO3a的与第三切割开口MO3a的一个端部相邻并与第三切割开口MO3a之下的参考布线层310的一部分交叠的一部分可被界定为第三掩模拼合区MS3。第三开口MO3的第三掩模拼合区MS3可对应于在垂直方向(Z方向)上与图13A到图13C中所阐述的第四开口MO4交叠的一部分。第四开口MO4在垂直方向(Z方向)上与第三掩模拼合区MS3交叠的一部分可被界定为第四掩模拼合区MS4。
一同参照图12A到图13C，相似于图2A到图3C中所阐述的方法，可使用第三掩模层MK3作为刻蚀掩模移除作为上部硬掩模层430的一部分的第三区430R1以形成第三凹槽434O1。第三区430R1可为上部硬掩模层430的位于第三掩模层MK3的第三开口MO3下方的一部分，且因此第三凹槽434O1可为从上部硬掩模层430移除的一部分。在形成第三凹槽434O1之后，可移除第三掩模层MK3及第三抗反射膜530。
第三凹槽434O1可在垂直方向(Z方向)上从上部硬掩模层430的上表面朝半导体基底110延伸，但是上部刻蚀停止膜690可不在第三凹槽434O1的较低水平高度处暴露出/通过第三凹槽434O1的较低水平高度暴露出。即，第三凹槽434O1在垂直方向(Z方向)上的深度可具有比上部硬掩模层430的厚度小的值。
当上部硬掩模层430包括第一上部硬掩模层432及堆叠在第一上部硬掩模层432上的第二上部硬掩模层434时，第三凹槽434O1可穿过第二上部硬掩模层434且接着通过/经由第三凹槽434O1的底部水平高度暴露出第一上部硬掩模层432。即，可通过使用第三掩模层MK3作为刻蚀掩模移除第二上部硬掩模层434的一部分来形成第三凹槽434O1。第三凹槽434O1在垂直方向(Z方向)上的深度可等于或大于第二上部硬掩模层434的厚度。
第三凹槽434O1可包括分别与第三掩模层MK3的第三切割开口MO3a及第三延伸开口MO3b对应地形成的第三切割凹槽434O1a及第三延伸凹槽434O1b。第三切割凹槽434O1a在第一水平方向(X方向)上的延伸长度可小于第三延伸凹槽434O1b的延伸长度。举例来说，第三切割凹槽434O1a的一部分可与位于第三切割凹槽434O1a下方的参考布线层310的一部分交叠，且第三切割凹槽434O1a的一个端部可与在垂直方向(Z方向)上与位于第三切割凹槽434O1a下方的参考布线层310的侧表面相邻的一部分交叠。在一些实施例中，第三切割凹槽434O1a的一个端部可在垂直方向(Z方向)上与位于第三切割凹槽434O1a下方的参考布线层310的侧表面的一部分相互对准。
在第三切割凹槽434O1a中，与第三切割凹槽434O1a的一个端部相邻并且与位于第三切割凹槽434O1a下方的参考布线层310的一部分交叠的一部分可被界定为第三凹槽拼合区434S。
可在具有第三凹槽434O1的上部硬掩模层430上形成具有第四开口MO4的第四掩模层MK4。举例来说，第四掩模层MK4可包含光刻胶或者可使用光刻胶形成。在一些实施例中，在形成第四掩模层MK4之前，可在上部硬掩模层430上形成第四抗反射膜540。
举例来说，第四开口MO4可以彼此平行地在第一水平方向(X方向)上延伸的线形状形成为多个。第四开口MO4可包括第四切割开口MO4a及第四延伸开口MO4b。第四切割开口MO4a在第一水平方向(X方向)上的延伸长度可小于第四延伸开口MO4b的延伸长度。
第四开口MO4的一部分与第三凹槽434O1的一部分可在垂直方向(Z方向)上彼此交叠。举例来说，第四切割开口MO4a的一部分与第三切割凹槽434O1a的一部分可在垂直方向(Z方向)上彼此交叠，且第四延伸开口MO4b与第三延伸凹槽434O1b可不在垂直方向(Z方向)上彼此交叠。具体来说，第四切割开口MO4a的一部分可在垂直方向(Z方向)上与第三凹槽拼合区434S交叠。
举例来说，第四切割开口MO4a的一部分可与位于第四切割开口MO4a下方的参考布线层310的一部分交叠，且第四切割开口MO4a的一个端部可与在垂直方向(Z方向)上与位于第四切割开口MO4a下方的参考布线层310的侧表面相邻的一部分交叠。在一些实施例中，第四切割开口MO4a的一个端部可在垂直方向(Z方向)上与位于其下方的参考布线层310的侧表面的一部分相互对准。
第四切割开口MO4a在垂直方向(Z方向)上与第三凹槽拼合区434S相互交叠的一部分可被界定为第四掩模拼合区MS4。第四掩模拼合区MS4可为与位于其下方的参考布线层310的一部分交叠的一部分。
一同参照图13A到图14C，可使用第四掩模层MK4作为刻蚀掩模来移除作为上部硬掩模层430的一部分的第四区430R2，此相似于参照图4A到图4C阐述的方法，从而形成第四凹槽434O2。第四区430R2是上部硬掩模层430的位于第四掩模层MK4的第四开口MO4下方的一部分，且因此第四凹槽434O2可为通过移除第四区430R2形成的一部分。在形成第四凹槽434O2之后，可移除第四掩模层MK4及第四抗反射膜540。
第四凹槽434O2可包括分别与第四掩模层MK4的第四切割开口MO4a及第四延伸开口MO4b对应地形成的第四切割凹槽434O2a及第四延伸凹槽434O2b。第四切割凹槽434O2a可与第三切割凹槽434O1a连通。第三凹槽434O1与第四凹槽434O2可一同构成上部凹槽430O。
上部凹槽430O可在垂直方向(Z方向)上从上部硬掩模层430的上表面朝半导体基底110延伸，但是上部刻蚀停止膜690可通过/经由上部凹槽430O的底部水平高度的一部分暴露出，且上部刻蚀停止膜690可不通过/经由上部凹槽430O的底部水平高度的另一部分暴露出。具体来说，上部刻蚀停止膜690可通过/经由与第四掩模拼合区MS4对应地形成的上部凹槽430O的部分的底部水平高度暴露出，且上部刻蚀停止膜690可不通过/经由上部凹槽430O的剩余部分的底部水平高度暴露出。
与第四掩模拼合区MS4对应地形成的上部凹槽430O的一部分可被界定为上部凹槽拼合区430S。上部凹槽拼合区430S可在垂直方向(Z方向)上穿过上部硬掩模层430，且上部凹槽拼合区430S的底部水平高度可暴露出上部刻蚀停止膜690。上部凹槽拼合区430S可包括在垂直方向(Z方向)上穿过第二上部硬掩模层434的第三凹槽拼合区434S及在垂直方向(Z方向)上穿过第一上部硬掩模层432的第四凹槽拼合区432S，且第三凹槽拼合区434S与第四凹槽拼合区432S可彼此连通。第三凹槽拼合区434S可为使用图12A到图12C所示第三掩模层MK3形成的一部分，且第四凹槽拼合区432S可为使用图13A到图13C所示第四掩模层MK4形成的一部分。也就是说，上部凹槽拼合区430S可形成在与第三掩模层MK3的第三开口MO3与第四掩模层MK4的第四开口MO4交叠的一部分对应的一部分中。
上部刻蚀停止膜690可通过/经由上部凹槽430O中的上部凹槽拼合区430S的底部水平高度暴露出，且第一上部硬掩模层432可通过/经由上部凹槽区430O的剩余部分的底部水平高度暴露出。
一同参照图14A到图15C，采用与参照图5A到图7C所阐述者相似的方式，可移除上部硬掩模层430的一部分，其中可移除上部硬掩模层430的第二上部硬掩模层434，且可保留上部硬掩模层430的第一上部硬掩模层432的一部分。此时，在上部凹槽拼合区430S的底部处暴露出的上部刻蚀停止膜690的部分也可被移除以形成暴露出上部布线绝缘层650的第三刻蚀开口690O1。
此后，接着可使用第一上部硬掩模层432作为刻蚀掩模来移除上部刻蚀停止膜690的一部分以形成暴露出上部布线绝缘层650的第四刻蚀开口690O2。在形成第四刻蚀开口690O2的工艺中，可移除在第三刻蚀开口690O1下方暴露出的上部布线绝缘层650的一部分。此时，也可移除第一上部硬掩模层432的剩余部分。第三刻蚀开口690O1与第四刻蚀开口690O2可一同构成上部刻蚀开口690O。
可使用具有上部刻蚀开口690O的上部刻蚀停止膜690作为刻蚀掩模来移除上部布线绝缘层650的一部分以形成上部布线凹槽650R。上部布线凹槽650R可包括第一上部布线凹槽650R1及第二上部布线凹槽650R2。
由于在形成上部布线凹槽650R之前已经移除了第三刻蚀开口690O1下方的上部布线绝缘层650的一部分，因此可为上部布线凹槽650R的一部分且可形成在第三刻蚀开口690O1下方的第一上部布线凹槽650R1的深度可大于可为上部布线凹槽650R的一部分且可形成在第四刻蚀开口690O2下方的第二上部布线凹槽650R2的深度。
第一上部布线凹槽650R1可从上部布线绝缘层650的上表面延伸到上部布线绝缘层650的下表面以使得参考布线结构300可通过/经由第一上部布线凹槽650R1的底部水平高度暴露出。第二上部布线凹槽650R2可从上部布线绝缘层650的上表面向下延伸，且第二上部布线凹槽650R2的底部水平高度可低于上部布线绝缘层650的上表面的水平高度且高于上部布线绝缘层650的下表面的水平高度以使得上部布线绝缘层650的一部分可在第二上部布线凹槽650R2的底部水平高度处维持在暴露状态。
图16A到图16C是为解释根据本发明概念示例性实施例的制造集成电路器件的方法而示出的平面图及剖视图。具体来说，图16B及图16C是沿图16A中的线B-B'及线C-C'截取的剖视图。在图16A到图16C中，与图1A到图15C中相同的参考编号表示相同的构件，且在本文中可省略其重复的详细说明。
一同参照图16A到图16C，采用与参照图8A到图10C阐述的形成参考布线结构300的方法相似的方法，可形成上部布线结构600以形成集成电路器件1a。
具体来说，在可形成覆盖上部刻蚀停止膜690的暴露出的表面以及具有图11A到图15C所示上部布线凹槽650R的上部布线绝缘层650的上部障壁层630之后，可在上部障壁层630上形成上部布线材料层。上部障壁层630可共形地形成在上部刻蚀停止膜690的暴露出的表面以及具有上部布线凹槽650R的上部布线绝缘层650上。上部布线材料层可被形成为填充上部布线凹槽650R且位于上部刻蚀停止膜690的上表面上(例如，覆盖上部刻蚀停止膜690的上表面)。
上部障壁层630可包含例如Ti、Ta、Ru、Mn、Co或W等金属的氮化物或氧化物，或者可包含例如CoWP、CoWB、CoWBP等合金。上部布线材料层可包含例如W、Cu、Ti、Ta、Ru、Mn或Co等金属材料。
此后，可移除上部刻蚀停止膜690的上表面上的(例如，覆盖上部刻蚀停止膜690的上表面的)上部布线材料层的一部分，以形成上部布线层610及上部通孔插塞620。上部布线层610可指代上部布线材料层的剩余部分的位于比第二上部布线凹槽650R2的底部水平高度高的水平高度处的一部分，且上部通孔插塞620可指代上部布线材料层的剩余部分的位于比第二上部布线凹槽650R2的底部低的水平高度处并连接到上部布线层610的一部分。因此，上部布线层610可具有实质上恒定的高度及宽度，且可在第一水平方向(X方向)上延伸，且上部通孔插塞620可在上部布线层610下方具有实质上恒定的水平面积或者可在垂直方向(Z方向)上朝半导体基底110延伸，同时水平面积持续减小或增大。
在形成上部布线层610及上部通孔插塞620的工艺中，可一同移除覆盖上部刻蚀停止膜690的上表面的上部障壁层630的一部分以及上部刻蚀停止膜690，以使得可暴露出上部布线绝缘层650的上表面。
为形成上部布线层610及上部通孔插塞620，可通过CMP方法来执行移除上部布线材料层的一部分的工艺。在形成上部布线层610及上部通孔插塞620的工艺中，可完全移除上部刻蚀停止膜690。
集成电路器件1a可包括包含多个半导体器件150的器件层120、下部布线结构200、参考布线结构300及上部布线结构600。下部布线结构200可电连接到每一半导体器件150以使得下部布线结构200可在所述多个半导体器件150之间提供电连接以及在所述多个半导体器件150与参考布线结构300之间提供电连接。参考布线结构300可在下部布线结构200与上部布线结构600之间提供电连接。
上部布线结构600可包括上部布线层610及连接到上部布线层610的上部通孔插塞620。上部布线绝缘层650可填充上部布线层610与上部通孔插塞620之间的空间。在一些实施例中，彼此接触的上部布线层610与上部通孔插塞620可成一体地形成。
上部布线层610可形成为多个彼此平行地在第一水平方向(X方向)上延伸的线形状。上部通孔插塞620可从上部布线层610的底表面朝半导体基底110延伸以电连接到参考布线结构300。
上部布线结构600还可包括上部障壁层630，上部障壁层630环绕上部布线层610及上部通孔插塞620的底表面及侧表面。上部障壁层630可设置在(a)上部布线层610及上部通孔插塞620与(b)上部布线绝缘层650之间。在一些实施例中，上部布线结构600还可包括位于上部布线层610的上表面上的(例如，覆盖上部布线层610的上表面的)下部覆盖层640。
图11A到图15C所示的所有上部刻蚀停止膜690均可被移除，且因此可不保留在上部布线绝缘层650及上部布线结构600上。
一同参照图11A到图15C，根据本发明概念的集成电路器件1a中所包括的参考通孔插塞620可为FAV。上部通孔插塞620可形成在上部布线绝缘层650的与第三掩模层MK3的第三开口MO3与第四掩模层MK4的第四开口MO4交叠的一部分(即，第三掩模拼合区MS3与第四掩模拼合区MS4交叠的一部分)对应的一部分中。
具体来说，上部通孔插塞620可以第三开口MO3及第四开口MO4中的每一者的第二水平方向(Y方向)上的宽度对准，且因此可确定/控制上部通孔插塞620的第二水平方向(Y方向)上的宽度，且还可以第三开口MO3与第四开口MO4彼此交叠的一部分(即，第三掩模拼合区MS3与第四掩模拼合区MS4彼此交叠的一部分)在第一水平方向(X方向)上的宽度对准，且因此可确定/控制上部通孔插塞620在第一水平方向(X方向)上的宽度。
因此，由于在彼此垂直的第一水平方向(X方向)与第二水平方向(Y方向)上的宽度可受到限制，因此可提高具有参考通孔插塞620的集成电路器件1a的电可靠性。
图16A到图16C示出下部通孔插塞220是SAV，参考通孔插塞320及上部通孔插塞620是FAV，但并非仅限于此。举例来说，当集成电路器件具有多层布线结构时，布线结构中的每一者的所有通孔插塞均可为FAV。作为另外一种选择，举例来说，当集成电路器件具有多层布线结构时，位于上侧上的至少一个布线结构的通孔插塞可为SAV，且位于下侧上的至少一个布线结构可为FAV。
尽管已经参照本发明概念的实施例具体示出并阐述了本发明概念，然而应理解，在不背离以上权利要求书的范围的条件下，可作出形式及细节上的各种改变。

Claims (20)

1.一种制造集成电路器件的方法，所述方法包括：
在半导体基底上依序形成器件层、布线绝缘层及硬掩模层，所述器件层包括多个半导体器件；
分别使用具有在第一水平方向上延伸的第一开口的第一掩模层及具有在所述第一水平方向上延伸的第二开口的第二掩模层作为刻蚀掩模来依序移除所述硬掩模层的第一区及第二区，其中所述第二开口的一部分在垂直方向上与包括所述布线绝缘层的第一部分的拼合区交叠且在所述垂直方向上与所述第一开口的一部分交叠；
通过使用在移除所述硬掩模层的所述第一区及所述第二区之后剩余的所述硬掩模层的第三区作为刻蚀掩模移除所述布线绝缘层的所述第一部分来形成第一布线凹槽及第二布线凹槽，所述第一布线凹槽穿过所述布线绝缘层，所述第二布线凹槽具有比所述第一布线凹槽的深度小的深度；以及
形成处于所述第一布线凹槽及所述第二布线凹槽中且电连接到所述多个半导体器件的布线结构。
2.根据权利要求1所述的制造集成电路器件的方法，
其中所述第一开口包括第一切割开口及第一延伸开口，且所述第二开口包括第二切割开口及第二延伸开口，且
其中所述第一掩模层及所述第二掩模层被形成为使得所述第一切割开口的与所述第一切割开口的一个端部相邻的一部分及所述第二切割开口的与所述第二切割开口的一个端部相邻的一部分中的每一者在所述垂直方向上与所述拼合区交叠。
3.根据权利要求2所述的制造集成电路器件的方法，
其中所述第一掩模层及所述第二掩模层被形成为使得所述第一切割开口及所述第二切割开口中的每一者在所述第一水平方向上的中心线在所述布线绝缘层上位于同一直线上。
4.根据权利要求3所述的制造集成电路器件的方法，
其中所述第一切割开口及所述第二切割开口中的每一者在与所述第一水平方向垂直的第二水平方向上的宽度具有相同的值。
5.根据权利要求2所述的制造集成电路器件的方法，
其中所述第一掩模层及所述第二掩模层被形成为使得所述第一延伸开口及所述第二延伸开口分别与所述布线绝缘层的不同的部分交叠。
6.根据权利要求1所述的制造集成电路器件的方法，
其中所述第一布线凹槽形成在所述布线绝缘层的所述拼合区中。
7.根据权利要求1所述的制造集成电路器件的方法，其中所述第二布线凹槽形成在以下部分中：
所述布线绝缘层的在所述拼合区之外在所述垂直方向上与所述第一开口交叠的第二部分；以及
所述布线绝缘层的在所述拼合区之外在所述垂直方向上与所述第二开口交叠的第三部分。
8.根据权利要求1所述的制造集成电路器件的方法，
其中所述硬掩模层包括第一硬掩模层及堆叠在所述第一硬掩模层上的第二硬掩模层，
其中所述拼合区还包括在所述垂直方向上与所述布线绝缘层的所述第一部分交叠的所述第一硬掩模层的一部分及所述第二硬掩模层的第一部分，且
其中依序移除所述硬掩模层的所述第一区及所述第二区包括：
使用所述第一掩模层作为刻蚀掩模来移除所述第二硬掩模层的所述第一部分；以及
使用所述第二掩模层作为刻蚀掩模来移除所述第二硬掩模层的第二部分及所述第一硬掩模层的所述一部分。
9.根据权利要求8所述的制造集成电路器件的方法，还包括：
在所述布线绝缘层与所述硬掩模层之间形成刻蚀停止膜，其中所述拼合区还包括所述刻蚀停止膜的在所述垂直方向上与所述布线绝缘层的所述第一部分交叠的一部分；以及
在依序移除所述硬掩模层的所述第一区及所述第二区之后，移除所述刻蚀停止膜的所述一部分。
10.根据权利要求9所述的制造集成电路器件的方法，
其中所述第一硬掩模层、所述第二硬掩模层及所述刻蚀停止膜中的每一者包含金属氮化物材料、氮氧化物材料及含碳的材料中的不同种材料。
11.一种制造集成电路器件的方法，所述方法包括：
在半导体基底上依序形成器件层、布线绝缘层、刻蚀停止膜及硬掩模层，所述半导体基底包括位于集成电路器件的拼合区中的一部分，所述器件层包括多个半导体器件；
通过使用具有第一开口的第一掩模层作为刻蚀掩模移除所述硬掩模层的第一区而在所述硬掩模层中形成第一凹槽，所述第一开口具有位于所述拼合区中的一部分且在第一水平方向上延伸；
通过使用具有第二开口的第二掩模层作为刻蚀掩模移除所述硬掩模层的第二区来形成第二凹槽，所述第二开口具有位于所述拼合区中的一部分且在所述第一水平方向上延伸；
移除所述刻蚀停止膜的位于所述拼合区中的第一部分；
经由所述第一凹槽移除所述硬掩模层的第三区及所述刻蚀停止膜的第二部分，经由所述第二凹槽移除所述硬掩模层的第四区及所述刻蚀停止膜的第三部分，以及移除所述布线绝缘层的上部第一部分的位于所述拼合区中的一部分；以及
通过使用在移除所述硬掩模层的所述第三区及所述第四区之后剩余的所述硬掩模层的第五区作为刻蚀掩模移除所述布线绝缘层的第二部分来形成第一布线凹槽及形成第二布线凹槽，所述第一布线凹槽在所述拼合区中穿过所述布线绝缘层，所述第二布线凹槽具有比所述第一布线凹槽的深度小的深度。
12.根据权利要求11所述的制造集成电路器件的方法，还包括：
在所述第一布线凹槽及所述第二布线凹槽中以及在所述刻蚀停止膜及所述布线绝缘层上形成布线材料层；以及
通过移除所述刻蚀停止膜的任何剩余部分以及位于所述布线绝缘层上的所述布线材料层的一部分而在所述第一布线凹槽及所述第二布线凹槽中形成布线结构，所述布线结构电连接到所述多个半导体器件，
其中通过使用具有所述第一开口的所述第一掩模层形成所述第一凹槽及通过使用具有所述第二开口的所述第二掩模层形成所述第二凹槽，在所述第一水平方向上控制所述布线结构的第一宽度且在与所述第一水平方向垂直的第二水平方向上控制所述布线结构的第二宽度。
13.根据权利要求12所述的制造集成电路器件的方法，
还包括：在所述布线绝缘层及所述布线结构上形成上部布线绝缘层。
14.根据权利要求13所述的制造集成电路器件的方法，
其中所述上部布线绝缘层被形成为使得所述上部布线绝缘层的下表面接触所述布线绝缘层的上表面。
15.根据权利要求11所述的制造集成电路器件的方法，
其中所述硬掩模层包括第一硬掩模层及堆叠在所述第一硬掩模层上的第二硬掩模层，且
其中所述第一凹槽是通过使用所述第一掩模层作为刻蚀掩模移除所述第二硬掩模层的所述第一区而形成的，且
其中所述第二凹槽是通过使用所述第二掩模层作为刻蚀掩模移除所述第二硬掩模层的所述第二区及所述第一硬掩模层的位于所述拼合区中的一部分而形成的。
16.根据权利要求15所述的制造集成电路器件的方法，
其中所述第二凹槽被形成为使得所述拼合区中所述刻蚀停止膜的所述第一部分通过所述第二凹槽被暴露出。
17.一种制造集成电路器件的方法，所述方法包括：
依序地形成具有拼合区、布线绝缘层、刻蚀停止膜、第一硬掩模层及第二硬掩模层的半导体基底；
通过使用具有第一开口的第一掩模层作为刻蚀掩模移除所述第二硬掩模层的第一区来形成第一凹槽，所述第一开口在第一水平方向上延伸且具有位于所述拼合区中的一部分；
通过使用具有第二开口的第二掩模层作为刻蚀掩模移除所述第二硬掩模层的第二区及所述第一硬掩模层的位于所述拼合区中的第一部分来形成第二凹槽，所述第二开口在所述第一水平方向上延伸且具有位于所述拼合区中的第一部分及与所述第一开口不同的第二部分；
移除所述刻蚀停止膜的位于所述拼合区中的第一部分；
经由所述第一凹槽移除所述第一硬掩模层的第二部分及所述刻蚀停止膜的第二部分，经由所述第二凹槽移除所述第一硬掩模层的第三部分及所述刻蚀停止膜的第三部分，以及移除所述布线绝缘层的上部第一部分的位于所述拼合区中的一部分；以及
通过使用所述第一硬掩模层的第四部分作为刻蚀掩模移除所述布线绝缘层的第二部分来形成第一布线凹槽及第二布线凹槽，所述第一布线凹槽穿过所述布线绝缘层，所述第二布线凹槽具有比所述第一布线凹槽的深度小的深度，其中所述第一布线凹槽形成在所述拼合区中。
18.根据权利要求17所述的制造集成电路器件的方法，
其中所述第一硬掩模层包含金属氮化物材料，且所述刻蚀停止膜包含含碳的材料。
19.根据权利要求17所述的制造集成电路器件的方法，还包括：
在所述第一布线凹槽及所述第二布线凹槽中形成布线结构；以及
在所述布线绝缘层及所述布线结构上形成上部布线绝缘层，所述上部布线绝缘层具有与所述布线绝缘层的上表面接触的下表面。
20.根据权利要求19所述的制造集成电路器件的方法，
其中形成所述布线结构包括移除所述布线绝缘层上的所述刻蚀停止膜的任何剩余部分。
CN202010079164.3A 2019-04-17 2020-02-03 制造集成电路器件的方法 Pending CN111834290A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190045134A KR102718981B1 (ko) 2019-04-17 집적회로 소자의 제조 방법
KR10-2019-0045134 2019-04-17

Publications (1)

Publication Number Publication Date
CN111834290A true CN111834290A (zh) 2020-10-27

Family

ID=72663938

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010079164.3A Pending CN111834290A (zh) 2019-04-17 2020-02-03 制造集成电路器件的方法

Country Status (3)

Country Link
US (1) US10796920B1 (zh)
CN (1) CN111834290A (zh)
TW (1) TWI833893B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220310506A1 (en) * 2021-03-29 2022-09-29 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
CN114446260B (zh) * 2022-03-24 2023-08-22 北京京东方显示技术有限公司 一种阵列基板及显示装置
TWI802474B (zh) * 2022-07-25 2023-05-11 晶豪科技股份有限公司 Ic 晶粒形成方法以及ic 晶粒結構

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005057076A1 (de) * 2005-11-30 2007-05-31 Advanced Micro Devices, Inc., Sunnyvale Technik zum Verbessern der Haftung von Metallisierungsschichten durch Vorsehen von Platzhalterkontaktdurchführungen
KR20130011122A (ko) * 2011-07-20 2013-01-30 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
US9219007B2 (en) 2013-06-10 2015-12-22 International Business Machines Corporation Double self aligned via patterning
WO2017105445A1 (en) 2015-12-16 2017-06-22 Intel Corporation Grid self-aligned metal via processing schemes for back end of line (beol) interconnects and structures resulting therefrom
WO2017111953A1 (en) 2015-12-22 2017-06-29 Intel Corporation Metal via processing schemes with via critical dimension (cd) control for back end of line (beol) interconnects and the resulting structures
US10354912B2 (en) 2016-03-21 2019-07-16 Qualcomm Incorporated Forming self-aligned vertical interconnect accesses (VIAs) in interconnect structures for integrated circuits (ICs)
US10056290B2 (en) 2016-06-30 2018-08-21 International Business Machines Corporation Self-aligned pattern formation for a semiconductor device
US10049974B2 (en) 2016-08-30 2018-08-14 International Business Machines Corporation Metal silicate spacers for fully aligned vias
TW201906035A (zh) 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法

Also Published As

Publication number Publication date
TWI833893B (zh) 2024-03-01
US10796920B1 (en) 2020-10-06
US20200335348A1 (en) 2020-10-22
KR20200122189A (ko) 2020-10-27
TW202040752A (zh) 2020-11-01

Similar Documents

Publication Publication Date Title
US10658288B2 (en) Semiconductor device having a metal via
KR102472135B1 (ko) 집적회로 소자 및 그 제조 방법
KR102516878B1 (ko) 집적회로 소자
US9564433B2 (en) Semiconductor device with improved contact structure and method of forming same
KR102480219B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US10727181B2 (en) Fuse structure having air dummy fuses and semiconductor device including the same
CN111834290A (zh) 制造集成电路器件的方法
CN110718532B (zh) 半导体元件及其制作方法
KR102292645B1 (ko) 집적회로 소자
CN110364562B (zh) 集成电路器件
CN110858563A (zh) 半导体器件及其制造方法
KR102718981B1 (ko) 집적회로 소자의 제조 방법
US20240196602A1 (en) Integrated circuit device
US20230129825A1 (en) Integrated circuit device
US20240370619A1 (en) Integrated circuit layout and method for manufacturing integrated circuit device using the integrated circuit layout
KR20240072745A (ko) 집적회로 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination