JP3110348B2 - 半導体記憶装置 - Google Patents
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、書き込みの高速化を考慮した半導体記憶装
置およびそのレイアウト構造に関する。
関し、特に、書き込みの高速化を考慮した半導体記憶装
置およびそのレイアウト構造に関する。
【０００２】
【従来の技術】図５は、従来のこの種の半導体記憶装置
でのレイアウト構造を考慮したブロック図を示す。この
図によると、行列に配置された多数のメモリセルＭＣが
存在するメモリセルアレイ領域１があり、このメモリセ
ルアレイ領域１の端部には、実際の情報を蓄える目的と
は別の意味のメモリセルＤＭＣを配置するダミーセル領
域２がある。このメモリセルＤＭＣは、同一形状パター
ンの繰り返し配置であるメモリセルアレイ領域１の端部
において、片側のパターンしか存在できない為に起こ
る、出来上がり形状やメモリセルの電気的特性の特異性
の対策として、情報を蓄えるメモリセルＭＣのさらに外
側に設けている機能動作とは別の内部のメモリセルＭＣ
と同一形状のメモリセルである。また、行アドレスを示
すワード線ＷＬ０−ＷＬｐは、メモリセルＭＣを形成す
るトランジスタ（図示せず）のゲート配線で、素材には
ポリシリコンが用いられるが、ワード線ＷＬ０〜ＷＬｐ
の遅延を抑える為に、ポリシリコンのワード線ＷＬ０〜
ＷＬｐの上層に、アルミもしくはタングステンなどの低
抵抗の金属配線５を平行に走らせ、一定の間隔で裏打ち
接続ＣＴさせている。この為、メモリセルアレイ領域１
には、この裏打ち接続を行うワード線吊り部３が存在し
ている。ダミーセル領域２及びこのワード線吊り部３に
対応した、センスアンプ領域４の該当箇所には、動作的
にはセンスアンプは必要ないが、メモリセルＭＣと同様
に、繰り返しパターンの歯抜けとなる為、機能動作とは
別のセンスアンプＤＳＡａ，ＤＳＡｂを設けている。機
能上必要なメモリセルＭＣは、行方向にはワード線ＷＬ
０〜ＷＬｐが接続されその１本が選択される。列方向に
は、各メモリセルＭＣの接続された各ビット線対（ＢＬ
０／ＢＬＢ０）〜（ＢＬｍ／ＢＬＢｍ）毎に、この各ビ
ット線対（ＢＬ０／ＢＬＢ０）〜（ＢＬｍ／ＢＬＢｍ）
の電位差を検出し、所定レベルまで増幅するセンスアン
プＳＡ０−ＳＡｍが接続されている。また、各ビット線
対（ＢＬ０／ＢＬＢ０）〜（ＢＬｍ／ＢＬＢｍ）には、
データパス線対ＤＢ／ＤＢＢとの接続・分離の制御を行
う分離制御ゲートＳＷ０〜ＳＷｍがあり、列アドレス信
号ＹＳ０〜ＹＳｍにより、各ビット線対（ＢＬ０／ＢＬ
Ｂ０），（ＢＬｍ／ＢＬＢｍ）と、データパス線対ＤＢ
／ＤＢＢの接続・分離を行う。外部より取り込まれたラ
イトデータ信号ＷＤＡＴＡは、書き込み制御信号ＷＥＮ
ＡによりライトアンプＷＡが活性化され、相補のデータ
としてデータパス線対ＤＢ／ＤＢＢに駆動される。
でのレイアウト構造を考慮したブロック図を示す。この
図によると、行列に配置された多数のメモリセルＭＣが
存在するメモリセルアレイ領域１があり、このメモリセ
ルアレイ領域１の端部には、実際の情報を蓄える目的と
は別の意味のメモリセルＤＭＣを配置するダミーセル領
域２がある。このメモリセルＤＭＣは、同一形状パター
ンの繰り返し配置であるメモリセルアレイ領域１の端部
において、片側のパターンしか存在できない為に起こ
る、出来上がり形状やメモリセルの電気的特性の特異性
の対策として、情報を蓄えるメモリセルＭＣのさらに外
側に設けている機能動作とは別の内部のメモリセルＭＣ
と同一形状のメモリセルである。また、行アドレスを示
すワード線ＷＬ０−ＷＬｐは、メモリセルＭＣを形成す
るトランジスタ（図示せず）のゲート配線で、素材には
ポリシリコンが用いられるが、ワード線ＷＬ０〜ＷＬｐ
の遅延を抑える為に、ポリシリコンのワード線ＷＬ０〜
ＷＬｐの上層に、アルミもしくはタングステンなどの低
抵抗の金属配線５を平行に走らせ、一定の間隔で裏打ち
接続ＣＴさせている。この為、メモリセルアレイ領域１
には、この裏打ち接続を行うワード線吊り部３が存在し
ている。ダミーセル領域２及びこのワード線吊り部３に
対応した、センスアンプ領域４の該当箇所には、動作的
にはセンスアンプは必要ないが、メモリセルＭＣと同様
に、繰り返しパターンの歯抜けとなる為、機能動作とは
別のセンスアンプＤＳＡａ，ＤＳＡｂを設けている。機
能上必要なメモリセルＭＣは、行方向にはワード線ＷＬ
０〜ＷＬｐが接続されその１本が選択される。列方向に
は、各メモリセルＭＣの接続された各ビット線対（ＢＬ
０／ＢＬＢ０）〜（ＢＬｍ／ＢＬＢｍ）毎に、この各ビ
ット線対（ＢＬ０／ＢＬＢ０）〜（ＢＬｍ／ＢＬＢｍ）
の電位差を検出し、所定レベルまで増幅するセンスアン
プＳＡ０−ＳＡｍが接続されている。また、各ビット線
対（ＢＬ０／ＢＬＢ０）〜（ＢＬｍ／ＢＬＢｍ）には、
データパス線対ＤＢ／ＤＢＢとの接続・分離の制御を行
う分離制御ゲートＳＷ０〜ＳＷｍがあり、列アドレス信
号ＹＳ０〜ＹＳｍにより、各ビット線対（ＢＬ０／ＢＬ
Ｂ０），（ＢＬｍ／ＢＬＢｍ）と、データパス線対ＤＢ
／ＤＢＢの接続・分離を行う。外部より取り込まれたラ
イトデータ信号ＷＤＡＴＡは、書き込み制御信号ＷＥＮ
ＡによりライトアンプＷＡが活性化され、相補のデータ
としてデータパス線対ＤＢ／ＤＢＢに駆動される。
【０００３】なお、ダミーセル領域２のメモリセルＤＭ
Ｃは、内部のメモリセルＭＣと同様に、ワード線ＷＬ０
−ＷＬｍが接続され、ワード線ＷＬ０〜ＷＬｍにより選
択されたメモリセルＤＭＣの情報は、接続されているビ
ット線対ＢＬａ／ＢＬＢａに読み出される。このビット
線対ＢＬａ／ＢＬＢａには、上記センスアンプＤＳＡａ
が接続さている。前述のセンスアンプＤＳＡａ及びＤＳ
Ａｂの入出力となるビット線対ＢＬａ／ＢＬＢａ及びＢ
Ｌｂ／ＢＬＢｂには、分離制御ゲートＳＷ０〜ＳＷｍと
同じ分離制御ゲートＳＷａまたはＳＷｂを設けている
が、列アドレスＹＳ０〜ＹＳｍは入力せず、入力は接地
させ、データパス線ＤＢ／ＤＢＢとビット線対ＢＬａ／
ＢＬＢａ及びＢＬｂ／ＢＬＢｂとを分離させ、機能動作
とは関係しないようにしている。
Ｃは、内部のメモリセルＭＣと同様に、ワード線ＷＬ０
−ＷＬｍが接続され、ワード線ＷＬ０〜ＷＬｍにより選
択されたメモリセルＤＭＣの情報は、接続されているビ
ット線対ＢＬａ／ＢＬＢａに読み出される。このビット
線対ＢＬａ／ＢＬＢａには、上記センスアンプＤＳＡａ
が接続さている。前述のセンスアンプＤＳＡａ及びＤＳ
Ａｂの入出力となるビット線対ＢＬａ／ＢＬＢａ及びＢ
Ｌｂ／ＢＬＢｂには、分離制御ゲートＳＷ０〜ＳＷｍと
同じ分離制御ゲートＳＷａまたはＳＷｂを設けている
が、列アドレスＹＳ０〜ＹＳｍは入力せず、入力は接地
させ、データパス線ＤＢ／ＤＢＢとビット線対ＢＬａ／
ＢＬＢａ及びＢＬｂ／ＢＬＢｂとを分離させ、機能動作
とは関係しないようにしている。
【０００４】次に、図６，図７は、従来の半導体記録装
置の動作タイミングを示す図である。図６は、書き込み
の動作タイミングを示し、図７は、ブロックライトの動
作タイミングを示す。
置の動作タイミングを示す図である。図６は、書き込み
の動作タイミングを示し、図７は、ブロックライトの動
作タイミングを示す。
【０００５】まず、ワード線ＷＬ０〜ＷＬｐの１つが選
択され、Ｈレベルとなる（仮にワード線ＷＬ０が選択さ
れたとする）。このワード線ＷＬＯが接続されるメモリ
セルＭＣおよびメモリセルＤＭＣが蓄えていた情報が、
予めあるプリチャージ電位ＨＶＤＤに設定された後、フ
ローティング状態ＦＬとなっている、そのメモリセルＭ
Ｃ及びメモリセルＤＭＣが接続されてるそれぞれのビッ
ト線対の一方のＢＬ０，ＢＬｍおよびＢＬａに読み出さ
れる。読み出されたビット線ＢＬ０〜ＢＬｍおよびＢＬ
ａの電位は、それぞれのビット線対の電位差となり、セ
ンスアンプＳＡ０〜ＳＡｍおよびＳＡａが活性化する
と、この電位差によりビット線対（ＢＬ０／ＢＬＢ０）
〜（ＢＬｍ／ＢＬＢｍ）及びＢＬａ／ＢＬＢａを所定の
レベルまで増幅させる。
択され、Ｈレベルとなる（仮にワード線ＷＬ０が選択さ
れたとする）。このワード線ＷＬＯが接続されるメモリ
セルＭＣおよびメモリセルＤＭＣが蓄えていた情報が、
予めあるプリチャージ電位ＨＶＤＤに設定された後、フ
ローティング状態ＦＬとなっている、そのメモリセルＭ
Ｃ及びメモリセルＤＭＣが接続されてるそれぞれのビッ
ト線対の一方のＢＬ０，ＢＬｍおよびＢＬａに読み出さ
れる。読み出されたビット線ＢＬ０〜ＢＬｍおよびＢＬ
ａの電位は、それぞれのビット線対の電位差となり、セ
ンスアンプＳＡ０〜ＳＡｍおよびＳＡａが活性化する
と、この電位差によりビット線対（ＢＬ０／ＢＬＢ０）
〜（ＢＬｍ／ＢＬＢｍ）及びＢＬａ／ＢＬＢａを所定の
レベルまで増幅させる。
【０００６】次に、ライトデータ信号ＷＤＡＴＡは書き
込み制御信号ＷＥＮＡがＨレベルとなり、ライトアンプ
ＷＡは、相補のデータとしてデータパス線対ＤＢ／ＤＢ
Ｂに駆動される。これと前後して、列アドレス信号ＹＳ
０〜ＹＳｍの１つが選択される（仮に列アドレス信号Ｙ
ＳＯが選択されたとする）。すると、列アドレスＹＳＯ
がＨレベルとなり、分搬制御ゲートＳＷ０が選択され、
データパス線対ＤＢ／ＤＢＢとビット線対ＢＬ０／ＢＬ
Ｂ０が接続され、ライトアンプＷＡによりセンスアンプ
ＳＡ０が書き込みデータに設定され、ワード線ＷＬ０と
ビット線対３Ｌ０／ＢＬＢ０との交差するメモリセルＭ
Ｃにライトデータが書き込まれ、その後、ワード線ＷＬ
０を下げる事で書き込み動作が完了する。
込み制御信号ＷＥＮＡがＨレベルとなり、ライトアンプ
ＷＡは、相補のデータとしてデータパス線対ＤＢ／ＤＢ
Ｂに駆動される。これと前後して、列アドレス信号ＹＳ
０〜ＹＳｍの１つが選択される（仮に列アドレス信号Ｙ
ＳＯが選択されたとする）。すると、列アドレスＹＳＯ
がＨレベルとなり、分搬制御ゲートＳＷ０が選択され、
データパス線対ＤＢ／ＤＢＢとビット線対ＢＬ０／ＢＬ
Ｂ０が接続され、ライトアンプＷＡによりセンスアンプ
ＳＡ０が書き込みデータに設定され、ワード線ＷＬ０と
ビット線対３Ｌ０／ＢＬＢ０との交差するメモリセルＭ
Ｃにライトデータが書き込まれ、その後、ワード線ＷＬ
０を下げる事で書き込み動作が完了する。
【０００７】また、画像処理等に用いる半導体記憶装置
（例えばＶＲＡＭ，ＧＲＡＭ，ＳＧＲＡＭなど）では、
列アドレスＹＳ０−ＹＳｍを複数同時に選択し、複数の
メモリセルＭＣに同時書き込みさせるブロックライト機
能を有するものもある。この一連の書き込みの・動作中
は、ダミーセル領域２の動作は、センスアンプＳＡ０の
ノイズ特性の特異性がないようにＤＳＡａも内部のセン
スアンプＳＡ０，ＳＡｍと同様に動作させる。すなわ
ち、メモリセルＤＭＣもワード線ＷＬ０〜ＷＬｍが接続
され、上述の動作例を例にするとワード線ＷＬ０が立ち
上がると、接続されているメモリセルＤＭＣの情報がビ
ット線対に読みだされ、センスアンプＤＳＡａが活性化
すると、ビット線対ＢＬａ／ＢＬＢａの電位差により、
ビット線対ＢＬａ／ＢＬＢａを所定のレベルまで増幅さ
せる。但し、分離制御ゲートＳＷａの入力が接地されて
いる為、ビット線対ＢＬａ／ＢＬＢａの情報がデータパ
ス線対ＤＢ／ＤＢＢに伝わる事も、逆にデータパス線対
ＤＢ／ＤＢＢの情報がビット線対ＢＬａ／ＢＬＢａに伝
わってくる事はない。
（例えばＶＲＡＭ，ＧＲＡＭ，ＳＧＲＡＭなど）では、
列アドレスＹＳ０−ＹＳｍを複数同時に選択し、複数の
メモリセルＭＣに同時書き込みさせるブロックライト機
能を有するものもある。この一連の書き込みの・動作中
は、ダミーセル領域２の動作は、センスアンプＳＡ０の
ノイズ特性の特異性がないようにＤＳＡａも内部のセン
スアンプＳＡ０，ＳＡｍと同様に動作させる。すなわ
ち、メモリセルＤＭＣもワード線ＷＬ０〜ＷＬｍが接続
され、上述の動作例を例にするとワード線ＷＬ０が立ち
上がると、接続されているメモリセルＤＭＣの情報がビ
ット線対に読みだされ、センスアンプＤＳＡａが活性化
すると、ビット線対ＢＬａ／ＢＬＢａの電位差により、
ビット線対ＢＬａ／ＢＬＢａを所定のレベルまで増幅さ
せる。但し、分離制御ゲートＳＷａの入力が接地されて
いる為、ビット線対ＢＬａ／ＢＬＢａの情報がデータパ
ス線対ＤＢ／ＤＢＢに伝わる事も、逆にデータパス線対
ＤＢ／ＤＢＢの情報がビット線対ＢＬａ／ＢＬＢａに伝
わってくる事はない。
【０００８】またセンスアンプＤＳＡｂは前述の繰り返
しパターンの歯抜けによる特性のレイアウト依存を減少
させるのが目的の為、メモリセルを接続し、他と同様に
動作するようにすると面積増加を招く為、通常は、セン
スアンプのパターンのみ配置している。
しパターンの歯抜けによる特性のレイアウト依存を減少
させるのが目的の為、メモリセルを接続し、他と同様に
動作するようにすると面積増加を招く為、通常は、セン
スアンプのパターンのみ配置している。
【０００９】
【発明が解決しようとする課題】上述した従来例では、
上記書き込み動作にて、ライトアンプＷＡがデータパス
線対ＤＢ／ＤＢＢを駆動した後に、列アドレス信号Ｙ０
〜Ｙｍが選択されて、データパス線対ＤＢ／ＤＢＢが書
き込み対象となるビット線と接続された場合は、通常デ
ータパス線対ＤＢ／ＤＢＢの配線容量が、選択されたビ
ット線対（ＢＬ０／ＢＬＢ０）−（ＢＬｍ／ＢＬＢｍ）
の配線容量に対して十分大きい為に、センスアンプは容
易に反転する事ができる。しかし、ライトアンプＷＡが
データパス線対ＤＢ／ＤＢＢを駆動する以前に列アドレ
ス信号Ｙ０〜Ｙｍが選択された場合、データパス線対Ｄ
Ｂ／ＤＢＢは、選択されたビット線対（ＢＬ０／ＢＬＢ
０）−（ＢＬｍ／ＢＬＢｍ）に接続されている該当する
センスアンプＳＡ０〜ＳＡｍにより駆動された状態とな
ってる。ライトアンプＷＡは、この該当するセンスアン
プＳＡ０〜ＳＡｍをライトアンプＷＡの能力のみで反転
させなけれはならない。
上記書き込み動作にて、ライトアンプＷＡがデータパス
線対ＤＢ／ＤＢＢを駆動した後に、列アドレス信号Ｙ０
〜Ｙｍが選択されて、データパス線対ＤＢ／ＤＢＢが書
き込み対象となるビット線と接続された場合は、通常デ
ータパス線対ＤＢ／ＤＢＢの配線容量が、選択されたビ
ット線対（ＢＬ０／ＢＬＢ０）−（ＢＬｍ／ＢＬＢｍ）
の配線容量に対して十分大きい為に、センスアンプは容
易に反転する事ができる。しかし、ライトアンプＷＡが
データパス線対ＤＢ／ＤＢＢを駆動する以前に列アドレ
ス信号Ｙ０〜Ｙｍが選択された場合、データパス線対Ｄ
Ｂ／ＤＢＢは、選択されたビット線対（ＢＬ０／ＢＬＢ
０）−（ＢＬｍ／ＢＬＢｍ）に接続されている該当する
センスアンプＳＡ０〜ＳＡｍにより駆動された状態とな
ってる。ライトアンプＷＡは、この該当するセンスアン
プＳＡ０〜ＳＡｍをライトアンプＷＡの能力のみで反転
させなけれはならない。
【００１０】４カラムのブロックライト動作を例にし、
図５のブロック図及び図７の動作タイミングにより説明
すると、まず、４カラム分の列アドレス信号ＹＳｍ−
３，ＹＳｍ−２，ＹＳｍ−１，ＹＳｍが選択されたとす
ると、センスアンプＳＡｍ−３，ＳＡｍ−２，ＳＡｍ−
１，ＳＡｍの４台でデータパス線対ＤＢ／ＤＢＢが駆動
されている状態となる。このセンスアンプＳＡｍ−３，
ＳＡｍ−２，ＳＡｍ−１，ＳＡｍの４台の情報が全て同
じで、書き込みデータがこの情報に対して反転の場合
は、このセンスアンプＳＡｍ−３，ＳＡｍ−２，ＳＡｍ
−１，ＳＡｍの４台をライトアンプＷＡの能力のみで反
転しなけれはならない。
図５のブロック図及び図７の動作タイミングにより説明
すると、まず、４カラム分の列アドレス信号ＹＳｍ−
３，ＹＳｍ−２，ＹＳｍ−１，ＹＳｍが選択されたとす
ると、センスアンプＳＡｍ−３，ＳＡｍ−２，ＳＡｍ−
１，ＳＡｍの４台でデータパス線対ＤＢ／ＤＢＢが駆動
されている状態となる。このセンスアンプＳＡｍ−３，
ＳＡｍ−２，ＳＡｍ−１，ＳＡｍの４台の情報が全て同
じで、書き込みデータがこの情報に対して反転の場合
は、このセンスアンプＳＡｍ−３，ＳＡｍ−２，ＳＡｍ
−１，ＳＡｍの４台をライトアンプＷＡの能力のみで反
転しなけれはならない。
【００１１】この時、書込み対象のメモリセルＭＣがラ
イトアンプに対して遠方にある程、データパス線対ＤＢ
／ＤＢＢの配線抵抗が妨げとなり、ライトアンプＷＡに
よるセンスアンプＳＡｍ−３，ＳＡｍ−２，ＳＡｍ−
１，ＳＡｍを反転する能力は低下し、書き換え速度が遅
くなり、低電圧での動作も悪化する。
イトアンプに対して遠方にある程、データパス線対ＤＢ
／ＤＢＢの配線抵抗が妨げとなり、ライトアンプＷＡに
よるセンスアンプＳＡｍ−３，ＳＡｍ−２，ＳＡｍ−
１，ＳＡｍを反転する能力は低下し、書き換え速度が遅
くなり、低電圧での動作も悪化する。
【００１２】しかも最近は、微細加工の容易性より配線
素材が、アルミからタングステンに代わり、配線抵抗は
比抵抗で約３倍に大きくなった。また一方でメモリの大
容量化が進んで行き、ブロックライト機能における１度
に書き込むメモリセル数も増加している。
素材が、アルミからタングステンに代わり、配線抵抗は
比抵抗で約３倍に大きくなった。また一方でメモリの大
容量化が進んで行き、ブロックライト機能における１度
に書き込むメモリセル数も増加している。
【００１３】以上のことより高速な書き込みを行うため
には、ライトアンプＷＡを構成するトランジスタを大き
くするか、ライトアンプＷＡの分割を行いデータパス線
対ＤＢ／ＤＢＢの配線を短くし、配線負荷を減らすなど
が行わなければならない。これが高集積化の妨げとなっ
てしまっている。
には、ライトアンプＷＡを構成するトランジスタを大き
くするか、ライトアンプＷＡの分割を行いデータパス線
対ＤＢ／ＤＢＢの配線を短くし、配線負荷を減らすなど
が行わなければならない。これが高集積化の妨げとなっ
てしまっている。
【００１４】従って、本発明の目的は、ライトアンプの
サイズを大きくする事なく書き込みの高速化、低電圧化
を図った半導体記憶装置を提供することにある。
サイズを大きくする事なく書き込みの高速化、低電圧化
を図った半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、行列に配置されたデー
タを記憶できるメモリセルと、前記メモリセルに接続さ
れた１対以上のビット線対と、前記ビット線対に前記メ
モリセルの情報を取り出すワード線と、前記ビット線対
毎に設けられ、電位差を検出し、所定レベルまで増幅す
るセンスアンプと、外部から与えられるライトデータを
入力し、相補のデータバス線対を書き込み制御信号によ
り駆動するライトアンプと、前記データバス線対を、前
記ビット線対の各々に与える入力手段と、前記ライトア
ンプが前記データバス線対を駆動するときのみ、前記デ
ータバス線対の電位差を検出し、所定レベルまで増幅す
る少なくとも１つ以上の増幅手段と、を備え、前記増幅
手段が、前記メモリセル領域の端部の処理用のメモリセ
ルに接続される前記ビット線対に設けられたセンスアン
プを用いるレイアウト構造を有することを特徴とする。
に、本発明の半導体記憶装置は、行列に配置されたデー
タを記憶できるメモリセルと、前記メモリセルに接続さ
れた１対以上のビット線対と、前記ビット線対に前記メ
モリセルの情報を取り出すワード線と、前記ビット線対
毎に設けられ、電位差を検出し、所定レベルまで増幅す
るセンスアンプと、外部から与えられるライトデータを
入力し、相補のデータバス線対を書き込み制御信号によ
り駆動するライトアンプと、前記データバス線対を、前
記ビット線対の各々に与える入力手段と、前記ライトア
ンプが前記データバス線対を駆動するときのみ、前記デ
ータバス線対の電位差を検出し、所定レベルまで増幅す
る少なくとも１つ以上の増幅手段と、を備え、前記増幅
手段が、前記メモリセル領域の端部の処理用のメモリセ
ルに接続される前記ビット線対に設けられたセンスアン
プを用いるレイアウト構造を有することを特徴とする。
【００１６】また、増幅手段が、メモリセル領域の端部
の処理用のメモリセルに接続されるビット線対に設けて
いるセンスアンプを用いるレイアウト構造を有するのが
好ましい。
の処理用のメモリセルに接続されるビット線対に設けて
いるセンスアンプを用いるレイアウト構造を有するのが
好ましい。
【００１７】さらに、増幅手段が、メモリセル領域のワ
ード線の遅延抑制の為の、低抵抗素材との裏打ち部に対
応するセンスアンプ領域に設けているセンスアンプを用
いるレイアウト構造を有するのが好ましい。
ード線の遅延抑制の為の、低抵抗素材との裏打ち部に対
応するセンスアンプ領域に設けているセンスアンプを用
いるレイアウト構造を有するのが好ましい。
【００１８】またさらに、ワード線が、行アドレスを示
すのが好ましい。
すのが好ましい。
【００１９】また、ワード線の素材が、ポリシリコンで
あるのが好ましい。
あるのが好ましい。
【００２０】さらに、ワード線の上層に、アルミまたは
タングステンを含む低抵抗の金属配線を平行に走らせ、
一定の間隔で裏打ち接続させるのが好ましい。
タングステンを含む低抵抗の金属配線を平行に走らせ、
一定の間隔で裏打ち接続させるのが好ましい。
【００２１】本発明の半導体記憶装置は、特に、行列に
配置されたデータを記憶できるメモリセルと、このメモ
リセルに接続された少なくとも一対以上のビット線対
と、このビット線対にメモリセルの情報を取り出すワー
ド線と、ビット線対毎に設けられ、そのビット線対の電
位差を検出し所定レベルまで増幅するセンスアンプと、
外部から与えられるライトデータを入力し、相補データ
のデータパス線対を駆動するライトアンプと、データパ
ス線対を各ビット線対に与える入力手段と、ライトアン
プがデータパス線を駆動する時のみ、データ線対の電位
差を検出し、所定レベルまで増幅する増幅手段を１つ以
上有する。
配置されたデータを記憶できるメモリセルと、このメモ
リセルに接続された少なくとも一対以上のビット線対
と、このビット線対にメモリセルの情報を取り出すワー
ド線と、ビット線対毎に設けられ、そのビット線対の電
位差を検出し所定レベルまで増幅するセンスアンプと、
外部から与えられるライトデータを入力し、相補データ
のデータパス線対を駆動するライトアンプと、データパ
ス線対を各ビット線対に与える入力手段と、ライトアン
プがデータパス線を駆動する時のみ、データ線対の電位
差を検出し、所定レベルまで増幅する増幅手段を１つ以
上有する。
【００２２】また、この増幅手段は、通常メモリセルア
レイ領域での端部のダミーセル領域の書込み／読み出し
を目的としていないメモリセルに接続されるビット線に
設けているセンスアンプを用いたり、ワード線を低抵抗
素材との裏打ちコンタクトさせる領域に対応するセンス
アンプ領域に設けているセンスアンプを用いるレイアウ
ト構造を有する。
レイ領域での端部のダミーセル領域の書込み／読み出し
を目的としていないメモリセルに接続されるビット線に
設けているセンスアンプを用いたり、ワード線を低抵抗
素材との裏打ちコンタクトさせる領域に対応するセンス
アンプ領域に設けているセンスアンプを用いるレイアウ
ト構造を有する。
【００２３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２４】図１は、本発明の第１の実施例の構成を示
すブロック図である。本実施例は、行列に配置された多
数のメモリセルアレイ領域１があり、このメモリセルア
レイ領域１の端部には、実際の情報を蓄える目的とは別
の意味のメモリセルＤＭＣを配置するダミーセル領域２
がある。このメモリセルＤＭＣは、同一形状パターンの
繰り返し配置であるメモリセルアレイ領域１の端部にお
いて、片側のパターンしか存在できない為に起こる、出
来上がり形状やメモリセルの電気的特性の特異性の対策
として、情報を蓄えるメモリセルＭＣのさらに外側に設
けている機能動作とは別の内部のメモリセルＭＣと同一
形状のメモリセルである。
すブロック図である。本実施例は、行列に配置された多
数のメモリセルアレイ領域１があり、このメモリセルア
レイ領域１の端部には、実際の情報を蓄える目的とは別
の意味のメモリセルＤＭＣを配置するダミーセル領域２
がある。このメモリセルＤＭＣは、同一形状パターンの
繰り返し配置であるメモリセルアレイ領域１の端部にお
いて、片側のパターンしか存在できない為に起こる、出
来上がり形状やメモリセルの電気的特性の特異性の対策
として、情報を蓄えるメモリセルＭＣのさらに外側に設
けている機能動作とは別の内部のメモリセルＭＣと同一
形状のメモリセルである。
【００２５】また、行アドレスを示すワード線ＷＬＯ〜
ＷＬｐは、メモリセルＭＣを形成するトランジスタ（図
示せず）のゲート配線はポリシリコンの素材が用いられ
るが、ワード線ＷＬ０，ＷＬｐの遅延を抑える為に、ポ
リシリコンのワード線ＷＬ０〜ＷＬｐと平行に、低抵抗
の金属配線５を走らせ、一定の間隔で裏打ち接続ＣＴさ
せている。この為、メモリセルアレイ領域１には、この
裏打ち接続を行うワード線吊り部３が存在している。ダ
ミーセル領域２及びこのワード線吊り部３に対応した、
センスアンプ領域４の該当箇所には、動作的には．セン
スアンプは必要ないが、メモリセルＭＣと同様に繰り返
しパターンの歯抜けとなる為、機能動作とは別のセンス
アンプＤＳＡａ，ＤＳＡｂを設けている。機能上必要な
メモリセルＭＣは、行方向にはワード線ＷＬ０−ＷＬｐ
が接続され、その１本が選択される。列方向は、各メモ
リセルＭＣの接続された各ビット線対（ＢＬ０／ＢＬＢ
０）〜（ＢＬｍ／ＢＬＢｍ）毎に、この各ビット線対
（ＢＬ０／ＢＬＢ０），（ＢＬｍ／ＢＬＢｍ）の電位差
を検出し所定レベルまで増幅するセンスアンプＳＡ０〜
ＳＡｍが接続されている。また、各ビット線対（ＢＬ０
／ＢＬＢ０）−（ＢＬｍ／ＢＬＢｍ）にはデータパス線
対ＤＢ／ＤＢＢとの接続・分離の制御を行う分離制御ゲ
ートＳＷ０〜ＳＷｍがあり、列アドレス信号ＹＳ０〜Ｙ
Ｓｍにより、各ビット線対（ＢＬ０／ＢＬＢ０）〜（Ｂ
Ｌｍ／ＢＬＢｍ）と、データパス線対ＤＢ／ＤＢＢの接
続・分離を行う。外部より取り込まれたライトデータ信
号ＷＤＡＴＡは、音さ込み制御信号ＷＥＮＡによりライ
トアンプＷＡが活性化され、相補のデータとしてデータ
パス線対ＤＢ／ＤＢＢに駆動される。なお、ダミーセル
領域２のメモリセルＤＭＣは、内部のメモリセルＭＣ同
様ワード線ＷＬ−ＷＬｍが接続され、ワード線ＷＬ０〜
ＷＬｍにより選択されたメモリセルＤＭＣの情報は、接
続されているビット線対ＢＬａ／ＢＬＢａに読み出され
る。このビット線対ＢＬａ／ＢＬＢａにはセンスアンプ
ＤＳＡａが接続されている。前述のセンスアンプＤＳＡ
ａ及びＤＳＡｂの人出カとなるビット線対ＢＬａ／ＢＬ
Ｂａ及びＢＬｂ／ＢＬＢｂには、分離制御ゲートＳＷ０
−ＳＷｍと同じ分離制御ゲートＳＷａまたはＳＷｂを設
けているが、列アドレスＹＳ０〜ＹＳｍは入力せず書き
込み制御信号ＷＥＮＡを入力し、ライトアンプＷＡが活
性化された時にのみデータパス線ＤＢ／ＤＢＢとビット
線対ＢＬａ／ＢＬＢａ及びＢＬｂ／ＢＬ３ｂとを接続す
る。
ＷＬｐは、メモリセルＭＣを形成するトランジスタ（図
示せず）のゲート配線はポリシリコンの素材が用いられ
るが、ワード線ＷＬ０，ＷＬｐの遅延を抑える為に、ポ
リシリコンのワード線ＷＬ０〜ＷＬｐと平行に、低抵抗
の金属配線５を走らせ、一定の間隔で裏打ち接続ＣＴさ
せている。この為、メモリセルアレイ領域１には、この
裏打ち接続を行うワード線吊り部３が存在している。ダ
ミーセル領域２及びこのワード線吊り部３に対応した、
センスアンプ領域４の該当箇所には、動作的には．セン
スアンプは必要ないが、メモリセルＭＣと同様に繰り返
しパターンの歯抜けとなる為、機能動作とは別のセンス
アンプＤＳＡａ，ＤＳＡｂを設けている。機能上必要な
メモリセルＭＣは、行方向にはワード線ＷＬ０−ＷＬｐ
が接続され、その１本が選択される。列方向は、各メモ
リセルＭＣの接続された各ビット線対（ＢＬ０／ＢＬＢ
０）〜（ＢＬｍ／ＢＬＢｍ）毎に、この各ビット線対
（ＢＬ０／ＢＬＢ０），（ＢＬｍ／ＢＬＢｍ）の電位差
を検出し所定レベルまで増幅するセンスアンプＳＡ０〜
ＳＡｍが接続されている。また、各ビット線対（ＢＬ０
／ＢＬＢ０）−（ＢＬｍ／ＢＬＢｍ）にはデータパス線
対ＤＢ／ＤＢＢとの接続・分離の制御を行う分離制御ゲ
ートＳＷ０〜ＳＷｍがあり、列アドレス信号ＹＳ０〜Ｙ
Ｓｍにより、各ビット線対（ＢＬ０／ＢＬＢ０）〜（Ｂ
Ｌｍ／ＢＬＢｍ）と、データパス線対ＤＢ／ＤＢＢの接
続・分離を行う。外部より取り込まれたライトデータ信
号ＷＤＡＴＡは、音さ込み制御信号ＷＥＮＡによりライ
トアンプＷＡが活性化され、相補のデータとしてデータ
パス線対ＤＢ／ＤＢＢに駆動される。なお、ダミーセル
領域２のメモリセルＤＭＣは、内部のメモリセルＭＣ同
様ワード線ＷＬ−ＷＬｍが接続され、ワード線ＷＬ０〜
ＷＬｍにより選択されたメモリセルＤＭＣの情報は、接
続されているビット線対ＢＬａ／ＢＬＢａに読み出され
る。このビット線対ＢＬａ／ＢＬＢａにはセンスアンプ
ＤＳＡａが接続されている。前述のセンスアンプＤＳＡ
ａ及びＤＳＡｂの人出カとなるビット線対ＢＬａ／ＢＬ
Ｂａ及びＢＬｂ／ＢＬＢｂには、分離制御ゲートＳＷ０
−ＳＷｍと同じ分離制御ゲートＳＷａまたはＳＷｂを設
けているが、列アドレスＹＳ０〜ＹＳｍは入力せず書き
込み制御信号ＷＥＮＡを入力し、ライトアンプＷＡが活
性化された時にのみデータパス線ＤＢ／ＤＢＢとビット
線対ＢＬａ／ＢＬＢａ及びＢＬｂ／ＢＬ３ｂとを接続す
る。
【００２６】次に、図２は、本発明の実施例の動作タイ
ミングを示す図である。動作タイミングは、まず、ワー
ド線ＷＬ０，Ｌｐの１つが選択され、Ｈレベルとなる
（仮にワード線ＷＬ０が選択されたとする）。このワー
ド線ＷＬ０に接続しているメモリセルＭＣおよびメモリ
セルＤＭＣが蓄えていた情報が、予めあるブリチャージ
電位ＨＶＤＤに設定された後、フローティング状態ＦＬ
となっている、おのおののメモリセルＭＣおよびメモリ
セルＤＭＣが接続されているビット線対（ＢＬ０／ＢＬ
Ｂ０）〜（ＢＬｍ／ＢＬＢｍ）およびＢＬａ／ＢＬＢａ
に読み出される。その後、センスアンプＳＡ０〜ＳＡｍ
およびＳＡａ，ＳＡｂが活性化され、ビット線対（Ｂ０
／Ｂ０Ｂ）〜（Ｂｎ／ＢｎＢ）は所定の電位に増幅され
る。この時、ビット線対ＢＬｂ／ＢＬＳｂにはメモリセ
ルからの情報が無い為不定状態となる。次いで、列アド
レス信号ＹＳ０−ＹＳｍの１つもしくは、ブロックライ
ト時は数本がＨレベルとなり入力される。４カラムのブ
ロックライト時を例に挙げると、まず、４カラム分の列
アドレス信号ＹＳｍ−３，ＹＳｍ−２，ＹＳｍ−１，Ｙ
Ｓｍが選択されたとすると、分離制御ゲートＳＷｍ−
３，ＳＷｍ−２，ＳＷｍ−１，ＳＷｍにより、ビット線
対（ＢＬｍ−３／ＢＬＢｍ−３）−（ＢＬｍ／ＢＬＢ
ｍ）とデータパス線対ＤＢ／ＤＢＢとが接続され、セン
スアンプＳＡｍ−３，ＳＡｍ−２，ＳＡｍ−１，ＳＡｍ
の４台で、データパス線対ＤＢ／ＤＢＢが駆動されてい
る状態となる。その後、ライト制御信号ＷＥＮＡがＨレ
ベルとなり、予め外部より設定されているライトデータ
信号ＷＤＡＴＡを、ライトアンプＷＡにより相補の値を
データパス線対ＤＢ／ＤＢＢに駆動する。これと同時
に、ＳＷａ，ＳＷｂによりセンスアンプＳＡａ，ＳＡｂ
がデータパス線対ＤＢ／ＤＢＢと接続される。配線抵抗
よりデータパス線対ＤＢ／ＤＢＢの駆動遅延時間が少な
く、ライトアンプＷＡとセンスアンプＳＡｍ−３〜ＳＡ
ｍとのＯＮ−ＯＮ状態によるライトアンプＷＡの能力損
失が小さいライトアンプＷＡに近いセンスアンプＤＳＡ
ａが、最初にライトアンプＷＡによって書さ込みデータ
に設定される。これにより、センスアンプＤＳＡａもラ
イトアンプＷＡと同様に、データパス線対ＤＢ／ＤＢＢ
を駆動する。同様に時定数的な順序で該当するセンスア
ンプＳＡＯ，ＳＡｍやセンスアンプＤＳＡａ〜ＤＳＡｂ
が、順次ライトアンプＷＡにより設定される。したがっ
て、ブロックライト対象の４カラム分のビット線対（Ｂ
Ｌｍ−３／ＢＬＢ−３）−（ＢＬｍ／ＢＬＢｍ）よりワ
ード線吊り部３に対応したビット線対ＢＬｂ／ＢＬＢｂ
が、ライトアンプＷＡに対し近くにある場合（図のよう
な配置）、センスアンプＤＳＡｂも書き込みデータに設
定されて、センスアンプＤＳＡｂと共にデータパス線対
ＤＢ／ＤＢＢを駆動し、このデータパス線対ＤＢ／ＤＢ
Ｂによりブロックライトの対象であるビット線対（ＢＬ
ｍ−３／ＢＬＢ−３）〜（ＢＬｍ／ＢＬＢｍ）に接続さ
れているセンスアンプＳＡｍ−３〜ＳＡｍが、書き込み
データに設定されて、ワード線ＷＬ０によりビット線対
（ＢＬｍ−３／ＢＬＢ−３）〜（ＢＬｍ／ＢＬＢｍ）と
接続されているメモリセルＭＣに書き込みデータが書き
込まれる。その後、ワード線ＷＬ０をＬレベルに下げる
事で書き込み動作が完了する。
ミングを示す図である。動作タイミングは、まず、ワー
ド線ＷＬ０，Ｌｐの１つが選択され、Ｈレベルとなる
（仮にワード線ＷＬ０が選択されたとする）。このワー
ド線ＷＬ０に接続しているメモリセルＭＣおよびメモリ
セルＤＭＣが蓄えていた情報が、予めあるブリチャージ
電位ＨＶＤＤに設定された後、フローティング状態ＦＬ
となっている、おのおののメモリセルＭＣおよびメモリ
セルＤＭＣが接続されているビット線対（ＢＬ０／ＢＬ
Ｂ０）〜（ＢＬｍ／ＢＬＢｍ）およびＢＬａ／ＢＬＢａ
に読み出される。その後、センスアンプＳＡ０〜ＳＡｍ
およびＳＡａ，ＳＡｂが活性化され、ビット線対（Ｂ０
／Ｂ０Ｂ）〜（Ｂｎ／ＢｎＢ）は所定の電位に増幅され
る。この時、ビット線対ＢＬｂ／ＢＬＳｂにはメモリセ
ルからの情報が無い為不定状態となる。次いで、列アド
レス信号ＹＳ０−ＹＳｍの１つもしくは、ブロックライ
ト時は数本がＨレベルとなり入力される。４カラムのブ
ロックライト時を例に挙げると、まず、４カラム分の列
アドレス信号ＹＳｍ−３，ＹＳｍ−２，ＹＳｍ−１，Ｙ
Ｓｍが選択されたとすると、分離制御ゲートＳＷｍ−
３，ＳＷｍ−２，ＳＷｍ−１，ＳＷｍにより、ビット線
対（ＢＬｍ−３／ＢＬＢｍ−３）−（ＢＬｍ／ＢＬＢ
ｍ）とデータパス線対ＤＢ／ＤＢＢとが接続され、セン
スアンプＳＡｍ−３，ＳＡｍ−２，ＳＡｍ−１，ＳＡｍ
の４台で、データパス線対ＤＢ／ＤＢＢが駆動されてい
る状態となる。その後、ライト制御信号ＷＥＮＡがＨレ
ベルとなり、予め外部より設定されているライトデータ
信号ＷＤＡＴＡを、ライトアンプＷＡにより相補の値を
データパス線対ＤＢ／ＤＢＢに駆動する。これと同時
に、ＳＷａ，ＳＷｂによりセンスアンプＳＡａ，ＳＡｂ
がデータパス線対ＤＢ／ＤＢＢと接続される。配線抵抗
よりデータパス線対ＤＢ／ＤＢＢの駆動遅延時間が少な
く、ライトアンプＷＡとセンスアンプＳＡｍ−３〜ＳＡ
ｍとのＯＮ−ＯＮ状態によるライトアンプＷＡの能力損
失が小さいライトアンプＷＡに近いセンスアンプＤＳＡ
ａが、最初にライトアンプＷＡによって書さ込みデータ
に設定される。これにより、センスアンプＤＳＡａもラ
イトアンプＷＡと同様に、データパス線対ＤＢ／ＤＢＢ
を駆動する。同様に時定数的な順序で該当するセンスア
ンプＳＡＯ，ＳＡｍやセンスアンプＤＳＡａ〜ＤＳＡｂ
が、順次ライトアンプＷＡにより設定される。したがっ
て、ブロックライト対象の４カラム分のビット線対（Ｂ
Ｌｍ−３／ＢＬＢ−３）−（ＢＬｍ／ＢＬＢｍ）よりワ
ード線吊り部３に対応したビット線対ＢＬｂ／ＢＬＢｂ
が、ライトアンプＷＡに対し近くにある場合（図のよう
な配置）、センスアンプＤＳＡｂも書き込みデータに設
定されて、センスアンプＤＳＡｂと共にデータパス線対
ＤＢ／ＤＢＢを駆動し、このデータパス線対ＤＢ／ＤＢ
Ｂによりブロックライトの対象であるビット線対（ＢＬ
ｍ−３／ＢＬＢ−３）〜（ＢＬｍ／ＢＬＢｍ）に接続さ
れているセンスアンプＳＡｍ−３〜ＳＡｍが、書き込み
データに設定されて、ワード線ＷＬ０によりビット線対
（ＢＬｍ−３／ＢＬＢ−３）〜（ＢＬｍ／ＢＬＢｍ）と
接続されているメモリセルＭＣに書き込みデータが書き
込まれる。その後、ワード線ＷＬ０をＬレベルに下げる
事で書き込み動作が完了する。
【００２７】次に、図３は、本発明の実施例の要部を示
す回路図である。上記センスアンプＳＡ０〜ＳＡｍ、お
よびＤＳＡａ，ＤＳＡｂは、そのうちの一つの構成例
が、図３に示されるように、ｐＭＯＳトランジスタＱ１
およびＱ３と、ｎＭＯＳトランジスタＱ２およびＱ４よ
り構成される（以後、センスアンプＳＡとして説明す
る）。ｐＭＯＳトランジスタＱ１，Ｑ３のソース電極
（もしくはドレイン電極）には、センスアンプ活性化信
号ＳＡＰが接続され、ドレイン電極（もしくはソース電
極）には、ビット線対ＢＬ／ＢＬＢの一方側がそれぞれ
接続され、ゲート電極には、ドレイン電極（もしくはソ
ース電極）に接続したビット線対ＢＬ／ＢＬＢの一方と
は別のビット線が接続される。ｎＭＯＳトランジスタＱ
２，Ｑ４のソース電極（もしくはドレイン電極）には、
センスアンプ活性化信号ＳＡＮが接続され、ドレイン電
極（もしくはソース電極）には、ビット線対ＢＬ／ＢＬ
Ｂの一方側がそれぞれ接続され、ゲート電極にはドレイ
ン電極（もしくはソース電極）に接続したビット線対Ｂ
Ｌ／ＢＬＢの一方とは別のビット線が接続される。
す回路図である。上記センスアンプＳＡ０〜ＳＡｍ、お
よびＤＳＡａ，ＤＳＡｂは、そのうちの一つの構成例
が、図３に示されるように、ｐＭＯＳトランジスタＱ１
およびＱ３と、ｎＭＯＳトランジスタＱ２およびＱ４よ
り構成される（以後、センスアンプＳＡとして説明す
る）。ｐＭＯＳトランジスタＱ１，Ｑ３のソース電極
（もしくはドレイン電極）には、センスアンプ活性化信
号ＳＡＰが接続され、ドレイン電極（もしくはソース電
極）には、ビット線対ＢＬ／ＢＬＢの一方側がそれぞれ
接続され、ゲート電極には、ドレイン電極（もしくはソ
ース電極）に接続したビット線対ＢＬ／ＢＬＢの一方と
は別のビット線が接続される。ｎＭＯＳトランジスタＱ
２，Ｑ４のソース電極（もしくはドレイン電極）には、
センスアンプ活性化信号ＳＡＮが接続され、ドレイン電
極（もしくはソース電極）には、ビット線対ＢＬ／ＢＬ
Ｂの一方側がそれぞれ接続され、ゲート電極にはドレイ
ン電極（もしくはソース電極）に接続したビット線対Ｂ
Ｌ／ＢＬＢの一方とは別のビット線が接続される。
【００２８】次に、図４は、本発明の実施例の要部にお
ける動作タイミングを示す図である。この図は、特に、
センスアンプの動作タイミングを示している。センスア
ンプ活性化信号ＳＡＰ，ＳＡＮは、初期値は共にプリチ
ャージ電位ＨＶＤＤとなっている。また、ビット線対Ｂ
Ｌ／ＢＬＢの初期値も、ブリチャージ電位ＶＤＤとなっ
ている。後に、ビット線対ＢＬ／ＢＬＢは、フローティ
ング状態ＦＬとなり、直ちにこのビット線対ＢＬ／ＢＬ
Ｂに接続されているメモリセルＭＣ（図示せず）の情報
が読み出され、ビット線対ＢＬ／ＢＬＢに電位差ＤＶが
発生する。その次に、センスアンプ活性化信号ＳＡＰが
電源電位ＶＤＤに、センスアンプ活性化信号ＳＡＮを接
地電位ＧＮＤにすることにより、センスアンプＳＡが活
性化し、ビット線対ＢＬ／ＢＬＢの電位を、電源電位Ｖ
ＤＤもしくは接地電位ＧＮＤに増幅させる。
ける動作タイミングを示す図である。この図は、特に、
センスアンプの動作タイミングを示している。センスア
ンプ活性化信号ＳＡＰ，ＳＡＮは、初期値は共にプリチ
ャージ電位ＨＶＤＤとなっている。また、ビット線対Ｂ
Ｌ／ＢＬＢの初期値も、ブリチャージ電位ＶＤＤとなっ
ている。後に、ビット線対ＢＬ／ＢＬＢは、フローティ
ング状態ＦＬとなり、直ちにこのビット線対ＢＬ／ＢＬ
Ｂに接続されているメモリセルＭＣ（図示せず）の情報
が読み出され、ビット線対ＢＬ／ＢＬＢに電位差ＤＶが
発生する。その次に、センスアンプ活性化信号ＳＡＰが
電源電位ＶＤＤに、センスアンプ活性化信号ＳＡＮを接
地電位ＧＮＤにすることにより、センスアンプＳＡが活
性化し、ビット線対ＢＬ／ＢＬＢの電位を、電源電位Ｖ
ＤＤもしくは接地電位ＧＮＤに増幅させる。
【００２９】
【発明の効果】以上説明した様に、本発明は、書き込み
・読み出し対象ではないメモリセル領域、もしくはワー
ド線の低抵抗素材との裏打ち接続する領域に対応するセ
ンスアンプを用いる事により、データパス線対の途中で
データパス線対を駆動させる為、配線対抗の影響を減ら
す事ができ、高速に書き込み動作が行えるという効果を
奏する。
・読み出し対象ではないメモリセル領域、もしくはワー
ド線の低抵抗素材との裏打ち接続する領域に対応するセ
ンスアンプを用いる事により、データパス線対の途中で
データパス線対を駆動させる為、配線対抗の影響を減ら
す事ができ、高速に書き込み動作が行えるという効果を
奏する。
【００３０】また、従来、形状特性の改善の領域にあっ
た、機能動作を目的としない領域および素子を使用する
為、高集積化の妨げをなくせるという効果を奏する。
た、機能動作を目的としない領域および素子を使用する
為、高集積化の妨げをなくせるという効果を奏する。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の実施例の書き込みの動作タイミングを
示す図である。
示す図である。
【図３】本発明の実施例の要部を示す回路図である。
【図４】本発明の実施例の要部における動作タイミング
を示す図である。
を示す図である。
【図５】従来の半導体記憶装置及びレイアウト構造を示
すブロック図である。
すブロック図である。
【図６】従来の半導体記憶装置及びレイアウト構成にお
ける書き込みの動作タイミングを示す図である。
ける書き込みの動作タイミングを示す図である。
【図７】従来の半導体記憶装置及びレイアウト構成にお
けるブロックライトの動作タイミングを示す図である
けるブロックライトの動作タイミングを示す図である
１ メモリセルアレイ領域 ２ ダミーセル領域 ３ ワード線吊り部 ４ センスアンプ領域 ５ 金属配線 ＣＴ コンタクト ＭＣ，ＤＭＣ メモリセル ＢＬａ／ＢＬＢａ，ＢＬｂ／ＢＬＢｂ，ＢＬ０／ＢＬＢ
０〜ＢＬｍ／ＢＬＢｍ， ＢＬ／ＢＬＢ ビット線対 ＷＬ０−ＷＬｐ ワード線対 ＤＳＡａ，ＤＳＡｂ，ＳＡ０〜ＳＡｍ，ＳＡ センスア
ンプ ＳＷａ，ＳＷｂ，ＳＷ０〜ＳＷｍ 分離制御ゲート ＹＳ０〜ＹＳｍ 列アドレス信号 ＤＢ／ＤＢＢ データパス線対 ＷＡ ライトアンプ ＷＤＡＴＡ ライトデータ信号 ＷＥＮＡ 書き込み制御信号 Ｑ１，Ｑ３ ｐＭＯＳトランジスタ Ｑ２，Ｑ４ ｎＭＯＳトランジスタ ＳＡＰ，ＳＡＮ センスアンプ活性化信号 ＦＬ フローティング状態 ＨＶＤＤ プリチャージ電位 ＶＤＤ 電源電位 ＧＮＤ 接地電位 ＤＶ 電位差
０〜ＢＬｍ／ＢＬＢｍ， ＢＬ／ＢＬＢ ビット線対 ＷＬ０−ＷＬｐ ワード線対 ＤＳＡａ，ＤＳＡｂ，ＳＡ０〜ＳＡｍ，ＳＡ センスア
ンプ ＳＷａ，ＳＷｂ，ＳＷ０〜ＳＷｍ 分離制御ゲート ＹＳ０〜ＹＳｍ 列アドレス信号 ＤＢ／ＤＢＢ データパス線対 ＷＡ ライトアンプ ＷＤＡＴＡ ライトデータ信号 ＷＥＮＡ 書き込み制御信号 Ｑ１，Ｑ３ ｐＭＯＳトランジスタ Ｑ２，Ｑ４ ｎＭＯＳトランジスタ ＳＡＰ，ＳＡＮ センスアンプ活性化信号 ＦＬ フローティング状態 ＨＶＤＤ プリチャージ電位 ＶＤＤ 電源電位 ＧＮＤ 接地電位 ＤＶ 電位差
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/409
Claims (5)
- 【請求項１】行列に配置されたデータを記憶できるメモ
リセルと、 前記メモリセルに接続された１対以上のビット線対と、 前記ビット線対に前記メモリセルの情報を取り出すワー
ド線と、 前記ビット線対毎に設けられ、電位差を検出し、所定レ
ベルまで増幅するセンスアンプと、 外部から与えられるライトデータを入力し、相補のデー
タバス線対を書き込み制御信号により駆動するライトア
ンプと、 前記データバス線対を、前記ビット線対の各々に与える
入力手段と、 前記ライトアンプが前記データバス線対を駆動するとき
のみ、前記データバス線対の電位差を検出し、所定レベ
ルまで増幅する少なくとも１つ以上の増幅手段と、 を備え、前記増幅手段が、前記メモリセル領域の端部の処理用の
メモリセルに接続される前記ビット線対に設けられたセ
ンスアンプを用いるレイアウト構造を有する ことを特徴
とする半導体記憶装置。 - 【請求項２】前記増幅手段が、前記メモリセル領域のワ
ード線の遅延抑制の為の、低抵抗素材との裏打ち部に対
応するセンスアンプ領域に設けている前記ビット線対に
接続しないセンスアンプを用いるレイアウト構造を有す
ることを特徴とする、請求項１に記載の半導体記憶装
置。 - 【請求項３】前記ワード線が、行アドレスを示すことを
特徴とする、請求項１、２のいずれかに記載の半導体記
憶装置。 - 【請求項４】前記ワード線の素材が、ポリシリコンであ
ることを特徴とする、請求項１〜３のいずれかに記載の
半導体記憶装置。 - 【請求項５】前記ワード線の上層に、アルミまたはタン
グステンを含む低抵抗の金属配線を平行に走らせ、一定
の間隔で裏打ち接続させたことを特徴とする、請求項１
〜４のいずれかに記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09160705A JP3110348B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体記憶装置 |
| US09/098,339 US5959920A (en) | 1997-06-18 | 1998-06-17 | Semiconductor memory device using sense amplifiers in a dummy cell area for increasing writing speed |
| TW087109928A TW393643B (en) | 1997-06-18 | 1998-06-18 | Semiconductor memory device |
| KR1019980022917A KR100299891B1 (ko) | 1997-06-18 | 1998-06-18 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09160705A JP3110348B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117769A JPH117769A (ja) | 1999-01-12 |
| JP3110348B2 true JP3110348B2 (ja) | 2000-11-20 |
Family
ID=15720692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09160705A Expired - Fee Related JP3110348B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5959920A (ja) |
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