KR100299891B1 - 반도체기억장치 - Google Patents

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Abstract

반도체기억장치는 메모리셀(MC); 적어도 하나의 비트라인 쌍(BL0/BLB0 내지 BLm/BLBm); 메모리셀로부터 비트라인 쌍으로 정보를 꺼내오기 위한 워드라인(WL0 내지 WLp); 비트라인 쌍 사이의 전위차를 검출하고 소정의 레벨로 증폭시키는 감지증폭기(SA0 내지 SAm) ; 외부로부터 기록 데이터(WDATA)가 입력되고, 상보적인 데이터를 위한 데이터 경로라인 쌍(DB/DBB)을 구동시키는 기록증폭기(WA); 각각의 비트라인 쌍에 데이터 경로라인 쌍을 제공하는 입력수단(SW0 내지 SWm); 및 데이터 경로라인 쌍 사이의 전위차를 검출하고 소정의 레벨로 증폭시키는 하나 이상의 증폭수단(DSAb,DSAb)을 포함한다. 메모리셀 어레이 영역(1)과 워드라인 현수부의 단부를 처리하기 위하여 더미 셀 영역에 대응하는 감지증폭기 영역 내의 감지증폭기는 데이터 경로라인 쌍의 배선의 중간에의 데이터 경로라인을 구동하는데에 이용되고, 그것에 의해서 고속기록이 수행된다. 그래서, 기록증폭기의 크기를 크게 하지 않고도 기록을 더욱 고속화하고 사용전압을 감소시키는 것이 가능하다.

Description

반도체기억장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체기억장치에 관한 것이고, 특히 더욱 고속으로 기록할 수 있는 반도체장치 및 그 레이아웃 구조에 관한 것이다.
도 1 은 종래기술의 반도체기억장치의 레이아웃 구조를 도시하는 블럭도이다. 도 1 에 도시된 것과 같이, 반도체기억장치는 행렬 형식으로 배열된 다수의 메모리셀(MC)을 가진 메모리셀 어레이 영역(1)을 구비하고 있다. 메모리셀 어레이 영역(1)의 단부는 더미 셀 영역(2)을 구비하고, 여기에는 실제의 정보를 저장하기 위한 목적이 아닌 다른 목적을 가진 메모리셀(DMC)이 배열되어 있다. 메모리셀(DMC)은 정보를 저장하기 위해 메모리셀의 외측에 배열되어 있는 내부 메모리셀(MC)과 동일한 형상을 가진 메모리셀이고 기능동작이 아닌 다른 목적을 가지며, 이러한 내부셀은 편재된 패턴의 존재에 의해 발생되는 메모리셀의 마무리된 배치 또는 전기적 성능의 특이성에 대처하기 위하여 배열된다. 라인 어드레스를 나타내는 워드라인(WL0 내지 WLp)은 메모리셀(MC)을 형성하는 트랜지스터(도시되지 않음)의 게이트 배선이다. 그 재료로서는 폴리실리콘이 이용된다. 워드라인(WL0 내지 WLp)내에서 지연을 억제하기 위하여, 알루미늄 또는 텅스텐 등의 저저항 금속으로 만들어진 배선(5)이 워드라인(WL0 내지 WLp)위에서 평행하게 뻗어 있다. 배선(5)과 워드라인은 라이너(CT)에 의해서 일정한 간격으로 서로 접속되어 있다. 이러한 목적을 위하여, 메모리셀 어레이 영역(1)은 그 라인에 의한 접속을 위하여 워드라인 현수(suspending) 부(3)를 구비하고 있다. 더미 셀 영역(2) 및 워드라인 현수부(3)에 대응하는 감지증폭기 영역(4)의 일부에는, 동작의 관점에서 어떠한 감지증폭기도 필요하지 않다. 하지만, 메모리셀(MC)과 동일한방식으로 기능동작이 아닌 다른 목적을 가진 감지증폭기(DSAa,DSAb)는 이가 빠진 형태를 피하도록 배열되어 반복패턴에 기반을 둔다. 워드라인(WL0 내지 WLp)은 동작에 필요한 메모리셀(MC)에 그 선 방향으로 접속되어 있고, 워드라인 중의 하나가 동작상태로 선택된다. 행 방향을 따라, 메모리셀이 접속되는 각각의 비트라인 쌍에, 즉 각각의 (BL0/BLB0 내지 BLm/BLBm)에, 각각의 비트라인 쌍(BL0/BLB0 내지 BLm/BLBm) 사이의 전위차를 검출하기 위하여 감지증폭기(SA0 내지 SAm) 중의 하나가 각각 접속되어, 그 전위차를 소정의 값으로 증폭시킨다. 각각의 비트라인 쌍(BL0/BLB0 내지 BLm/BLBm)은 데이터 경로라인 쌍(DB/DBB)에의 접속과 분리를 제어하기 위하여 분리 제어 게이트(SW0 내지 SWm) 중의 하나를 각각 구비하고 있다. 각각의 비트라인 쌍(BL0/BLB0 내지 BLm/BLBm)은 행 어드레스 신호(YS0 내지 YSm)에 의하여 데이터 경로라인 쌍(DB/DBB)에 접속되고 분리된다. 기록증폭기(WA)는 기록 제어 신호(WENA)에 의해 활성화되고, 그래서 외부로부터 가져오는 기록 데이터 신호(WDATA)가 상보적 데이터로서 데이터 경로라인 쌍(DB/DBB)에 구동된다.
내부 메모리셀(MC)과 같은 방식으로, 더미 셀 영역(2)내의 메모리셀(DMC)에는 워드라인(WL0 내지 WLm)이 접속되어 있고, 워드라인(WL0 내지 WLm)을 통하여 선택된 메모리셀(DMC)내의 정보는 그에 접속되는 각각의 비트라인 쌍(BLa/BLBa)에 의해 판독된다. 감지증폭기(DSAa)는 비트라인 쌍(BLa/BLBa)에 접속된다. 감지증폭기(DSAa,DSAb)로 입력되고 그로부터 출력되는 비트라인 쌍(BLa/BLBa) 및 비트라인 쌍(BLb/BLBb)은 분리 제어 게이트(SW0 내지 SWm)와 같은 방식으로 분리 제어 게이트(SWa 또는 SWb)를 구비하고 있으며; 하지만, 행 어드레스(YS0 내지 YSm)는 비트라인 쌍(BLa/BLBa) 및 비트라인 쌍(BLb/BLBb)으로 입력되지 않는다. 그 입력은 접지된다. 그래서, 데이터 경로라인(DB/DBB)은 비트라인 쌍(BLa/BLBa) 및 비트라인 쌍(BLb/BLBb)으로부터 분리되고, 따라서 메모리셀(DMC)은 기능동작과 무관하게 된다.
다음은 도 2 및 도 3 을 참조하며 종래기술의 반도체기억장치의 동작을 설명한다. 도 2 는 기록 동작의 타이밍을 도시하고, 도 3 은 블럭 기록의 동작 타이밍을 도시하는 타이밍도이다.
우선, 워드라인(WL0 내지 WLp) 중의 하나가 H 레벨로 되도록 선택된다(워드라인(WL0)이 선택되었다고 가정한다). 워드라인(WL0)이 접속되어 있는 메모리셀(DMC) 및 메모리셀(MC)이 저장하고 있는 정보는 메모리셀(DMC) 및 메모리셀(MC)이 접속되어 있는 각각의 비트라인 쌍(BLa 및 BL0 내지 BLm) 중의 하나에 의해서 판독되며, 여기서 그것은 프리차지 전압(HVDD)으로 미리 설정되고 그후에 플로팅 상태로 된다. 판독 비트라인(BL0 내지 BLm 및 BLa)의 전압은 각각 비트라인 쌍의 전위차가 된다. 감지증폭기(SA0 내지 SAm 및 SAa)가 활성화되는 경우에, 그 전위차는 비트라인 쌍(BL0/BLB0 내지 BLm/BLBm) 및 비트라인 쌍(BLa/BLBa)이 소정의 레벨로 증폭되도록 한다.
기록 제어 신호(WENA)가 H 레벨로 되는 경우에, 기록증폭기(WA)는 기록 데이터 신호(WDATA)를 상보적 데이터로서 데이터 경로라인 쌍(DB/DBB)으로 구동시킨다. 이전 또는 이후에, 행 어드레스 신호(YS0 내지 YSm) 중의 하나가 선택된다(행 어드레스 신호(YS0)가 선택되었다고 가정한다). 결국, 행 어드레스 신호(YS0)는 분리 제어 게이트(SW0)를 선택하도록 H 레벨로 된다. 그래서, 데이터 경로라인 쌍(DB/DBB) 및 비트라인 쌍(BL0/BLB0)은 서로 접속되고, 기록증폭기(WA)에 의해서 기록 데이터는 감지증폭기(SA0) 내로 설정되며, 그래서 기록 데이터는 워드라인(WL0)이 비트라인 쌍(BL0/BLB0)을 교차하는 곳의 메모리셀(MC)내에 기록된다. 그후, 워드라인(WL0)의 레벨은 기록 동작을 종료하도록 떨어진다.
화상처리 등에 이용되는 반도체기억장치(예로서, VRAM, GRAM, 또는 SGRAM)는 동시에 복수의 행 어드레스(YS0 내지 YSm)을 선택하고 동시에 복수의 메모리셀(MC)내로 기록을 수행하는 블럭 기록 기능을 가질 수도 있다. 일련의 기록 처리 동안에, 더미 셀 영역(2)내에서, DSAa 는 또한 내부 감지증폭기(SA0 내지 SAm)와 같은 방식으로 동작되고, 그래서 그 감지증폭기(SA0)의 노이즈 특성은 특이성을 갖지 않는다. 특히, 워드라인(WL0 내지 WLm)은 또한 메모리셀(DMC)에 접속되고, 예로서 워드라인(WL0)이 상술한 동작 예에 대응하여 작동하는 경우에, 접속된 메모리셀(DMC)내의 정보가 판독된다. 감지증폭기(DSAa)가 활성화되는 경우에, 비트라인 쌍(BLa/BLBa) 사이의 전위차는 비트라인 쌍(BLa/BLBa)이 소정의 레벨로 증폭되도록 한다. 하지만, 분리 제어 게이트(SWa)의 입력은 접지되어 있고, 결국 비트라인 쌍(BLa/BLBa)내의 정보는 데이터 경로라인 쌍(DB/DBB)내로 전송되지 않고, 역으로 데이터 경로라인 쌍(DB/DBB)의 정보도 비트라인 쌍(BLa/BLBa)내로 전송되지 않는다.
감지증폭기(DSAb)는 배치에 대한 특성-의존도를 감소시킬 목적을 가지며, 그것은 이가 빠진 형태를 가진 반복패턴에 의해서 발생하며; 그래서 감지증폭기(DSAb)내에는 그 감지증폭기의 패턴만이 일반적으로 배열된다. 이것은 메모리셀이 접속되고 감지증폭기가 다른 것과 같은 방식으로 동작된다면, 영역의 증가가 초래되기 때문이다.
상술한 종래기술에 의한 기록 동작에서, 기록 증폭기(WA)는 데이터 경로라인 쌍(DB/DBB)을 구동하고 그 다음에 행 어드레스 신호(Y0 내지 Ym)가 선택되고, 그래서 데이터 경로라인 쌍(DB/DBB)이 기록의 대상인 비트라인에 접속되고, 데이터 경로라인 쌍(DB/DBB)의 배선 용량은 일반적으로 선택된 비트라인 쌍(BL0/BLB0 내지 BLm/BLBm)의 배선 용량보다 훨씬 크게 된다. 그래서 감지증폭기는 용이하게 반전된다. 하지만, 기록 증폭기(WA)가 데이터 경로라인 쌍(DB/DBB)을 구동하기 전에 행 어드레스 신호(Y0 내지 Ym)가 선택되는 경우에는, 데이터 경로라인 쌍(DB/DBB)은 그 선택된 비트라인 쌍(BL0/BLB0 내지 BLm/BLBm)에 접속된 대응하는 감지증폭기(SA0 내지 SAm)에 의해서 구동된다. 기록 증폭기(WA)는 그 대응하는 감지증폭기(SA0 내지 SAm)를 오직 기록 증폭기(WA) 자체의 능력으로 반전시켜야 한다.
4 열 블럭 기록 동작의 예는 도 1 의 블럭도 및 도 3 의 동작 타이밍도를 참조하며 이하에서 설명된다. 4 열에 대한 행 어드레스 신호(YSm-3, YSm-2, YSm-1, 및 YSm)가 먼저 선택되는 경우에, 데이터 경로라인 쌍(DB/DBB)은 4 개의 감지증폭기(SAm-3, SAm-2, SAm-1, 및 SAm)에 의해서 구동된다. 감지증폭기(SAm-3, SAm-2, SAm-1, 및 SAm)로부터의 정보가 완전히 동일하고 기록 데이터가 그 정보로 반전되는 경우에, 4 개의 감지증폭기(SAm-3, SAm-2, SAm-1, 및 SAm)는 기록 증폭기(WA) 자체의 능력으로 반전되어야 한다.
이때, 기록 대상인 메모리셀(MC)이 기록증폭기로부터 멀어질수록, 데이터 경로라인 쌍(DB/DBB)의 교란으로 인하여, 기록 증폭기(WA)로써 4 개의 감지증폭기(SAm-3, SAm-2, SAm-1, 및 SAm)를 반전시키는 능력은 더욱 저하된다.
최근에, 배선 재료가 미세 공정의 용이성 때문에 알루미늄으로부터 텅스텐으로 대체되어가고 있고, 결국 배선저항은 종래기술보다 약 3 배정도 커지게 되었다. 더욱이, 메모리 용량은, 블럭기록기능에 의해 기록이 일시에 수행되는 메모리셀의 수를 증가시키기 위하여, 더욱 커져가고 있다.
이상에서, 고속기록을 수행하기 위하여, 기록증폭기(WA)를 구성하는 트랜지스터의 크기를 더욱 크게하거나 또는 기록증폭기(WA)를 분할하고 데이터 경로라인 쌍(DB/DBB)의 배선을 짧게하여 배선 부하를 감소시키도록 하는 것이 필수적이 되었다.
본 발명의 목적은 기록증폭기(WA)의 크기를 크게하지 않고도 기록 속도를 고속화하고 사용 전압을 낮추는 반도체기억장치를 제공하는 것이다.
그 목적을 이루기 위하여, 본 발명에 따르는 반도체기억장치는: 데이터를 저장할 수 있고 행렬 형식으로 배열된 메모리셀; 메모리셀에 접속되는 적어도 하나의 비트라인 쌍; 메모리셀로부터 비트라인 쌍으로 데이터를 꺼내오기 위한 워드라인; 모든 비트라인 쌍에 각각 연결되어 있고, 비트라인 쌍 사이의 전위차를 검출하고 소정의 레벨로 증폭시키는 감지증폭기; 외부로부터 기록 데이터가 입력되고, 상보적인 데이터 경로라인 쌍을 구동시키는 기록증폭기; 각각의 데이터선 쌍에 데이터 경로라인 쌍을 제공하는 입력회로; 및 기록증폭기가 데이터 경로라인 쌍을 구동하는 경우에만, 데이터 경로라인 쌍 사이의 전위차를 검출하고 소정의 레벨로 증폭시키는 적어도 하나의 증폭수단을 포함한다.
증폭수단은 메모리셀을 위한 영역의 단부내에서 처리를 위하여 메모리셀에 접속된 비트라인 쌍에 연결되어 있는 감지증폭기를 사용하는 레이아웃 구조를 구비하는 것이 바람직하다.
증폭수단은 메모리셀을 위한 영역내의 워드라인과 저저항 재료가 워드라인내의 지연을 방지하기 위한 라이너에 의해서 서로 접속되어 있는 부분에 대응하는 감지증폭기 영역에 연결되어 있는 감지증폭기를 사용하는 레이아웃 구조를 구비하는 것이 바람직하다.
행 어드레스가 워드라인에 할당되는 것이 바람직하다.
워드라인의 재료는 폴리실리콘인 것이 바람직하다.
알루미늄 또는 텅스텐을 포함하는 저저항 금속배선이 워드라인위에서 평행하게 뻗어 있고, 그 워드라인과 금속배선은 라이너에 의해서 일정한 간격으로 서로 접속되어 있는 것이 바람직하다.
본 발명에 따르는 반도체기억장치는 특히: 데이터를 저장할 수 있고 행렬 형식으로 배열된 메모리셀; 메모리셀에 접속되는 적어도 하나의 비트라인 쌍; 메모리셀로부터 비트라인 쌍으로 데이터를 꺼내오기 위한 워드라인; 각각의 비트라인 쌍에 연결되어 있고, 비트라인 쌍 사이의 전위차를 검출하고 소정의 레벨로 증폭시키는 감지증폭기; 외부로부터 기록 데이터가 입력되고, 상보적인 데이터 경로라인 쌍을 구동시키는 기록증폭기; 각각의 데이터선 쌍에 데이터 경로라인 쌍을 제공하는 입력수단; 및 기록증폭기가 데이터 경로라인 쌍을 구동하는 경우에만, 데이터 경로라인 쌍 사이의 전위차를 검출하고 소정의 레벨로 증폭시키는 적어도 하나의 증폭수단을 포함한다.
증폭수단은, 기록/판독은 하지 않고 메모리셀 어레이 영역의 단부내의 더미 셀 영역 안에 있는 메모리셀에 접속되어 있는 비트라인 에 연결되어 있는 감지증폭기, 또는 라이너에 의해서 워드라인을 저저항 재료와 접촉시키기 위한 부분에 대응하는 감지증폭기 영역에 연결되어 있는 감지증폭기를 사용하는 레이아웃 구조를 구비한다.
본 발명에 따르면, 판독될 대상이 아닌 메모리셀을 위한 영역 또는 워드라인과 저저항 재료가 서로 라이너에 의해서 접속되어 있는 영역에 대응하는 감지증폭기를 사용함으로써, 배선 저항의 영향을 감소시키고 고속으로 기록을 수행하는 것이 가능하다.
더나아가, 기능동작을 위한 것이 아니라 배치특성을 향상시키기 위한 영역 및 소자를 이용하기 때문에, 고집적화를 저해하지 않는다는 이점이 있다.
도 1 은 종래기술의 반도체기억장치의 레이아웃 구조를 도시하는 블럭도.
도 2 는 종래기술의 반도체기억장치의 기록 동작 및 그 레이아웃 구조를 도시하는 타이밍도.
도 3 은 종래기술의 반도체기억장치의 블럭 기록 동작 및 그 레이아웃 구조를 도시하는 타이밍도.
도 4 는 본 발명에 따르는 일 실시예를 도시하는 블럭도.
도 5 는 본 발명에 따르는 일 실시예의 기록동작을 도시하는 타이밍도.
도 6 은 본 발명에 따르는 일 실시예의 주요부를 도시하는 회로도.
도 7 은 본 발명에 따르는 일 실시예의 주요부의 동작을 도시하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 메모리셀 어레이 영역 2 : 더미 셀 영역
3 : 워드라인 현수부 4 : 감지증폭기 영역
5 : 금속 배선
첨부도면을 참조하며, 본 발명에 따르는 바람직한 실시예는 다음에서 설명될 것이다.
도 4 는 본 발명에 따르는 제 1 실시예의 구조를 도시하는 블럭도이다. 본 실시예는 행렬 형식으로 배열된 다수의 메모리셀(MC)을 가진 메모리셀 어레이 영역(1)을 구비하고 있다. 메모리셀 어레이 영역(1)의 단부는 더미 셀 영역(2)을 구비하고, 여기에는 실제의 정보를 저장하기 위한 목적이 아닌 다른 목적을 가진 메모리셀(DMC)이 배열되어 있다. 메모리셀(DMC)은 정보를 저장하기 위해 메모리셀(MC)의 외측에 배열되어 있고 내부 메모리셀(MC)과 동일한 형상을 가진 메모리셀이고 기능동작의 목적과 다른 목적을 가지며, 이러한 내부셀은 편재된 패턴의 존재에 의해 발생되는 메모리셀의 종료된 배치 또는 전기적 성능의 특이성에 대처하기 위하여 배열된다.
라인 어드레스를 도시하는 워드라인(WL0 내지 WLp)은 메모리셀(MC)을 형성하는 트랜지스터(도시되지 않음)의 게이트 배선이다. 그 재료로서는 폴리실리콘이 이용된다. 워드라인(WL0 내지 WLp)내에서 지연을 억제하기 위하여, 알루미늄 또는 텅스텐 등의 저저항 금속으로 만들어진 배선(5)이 워드라인(WL0 내지 WLp)위에서 평행하게 뻗어 있다. 배선(5)과 워드라인은 라이너(CT)에 의해서 일정한 간격으로 서로 접속되어 있다. 이러한 목적으로, 메모리셀 어레이 영역(1)은 워드라인 현수부(3)를 구비하고 있다. 더미 셀 영역(2) 및 워드라인 현수부(3)에 대응하는 감지증폭기 영역(4)의 일부에는, 동작의 관점에서 어떠한 감지증폭기도 필요하지 않다. 하지만, 메모리셀과 동일한 방식으로 기능동작이 아닌 다른 목적을 가진 감지증폭기(DSAa,DSAb)는 이가 빠진 형태를 피하도록 배열되어 반복패턴에 기반을 둔다. 워드라인(WL0 내지 WLp)은 동작에 필요한 메모리셀(MC)에 그 선 방향으로 접속되어있고, 워드라인 중의 하나는 동작상태로 선택된다. 행 방향을 따라, 메모리셀이 접속되는 각각의 비트라인 쌍에, 즉 각각의 (BL0/BLB0 내지 BLm/BLBm), 각각의 비트라인 쌍(BL0/BLB0 내지 BLm/BLBm) 사이의 전위차를 검출하기 위한 감지증폭기(SA0 내지 SAm) 중의 하나가 각각 접속되어, 그 전위차를 소정의 값으로 증폭시킨다. 각각의 비트라인 쌍(BL0/BLB0 내지 BLm/BLBm)은 데이터 경로라인 쌍(DB/DBB)에의 접속과 분리를 제어하기 위하여 분리 제어 게이트(SW0 내지 SWm) 중의 either 하나를 구비하고 있다. 각각의 비트라인 쌍(BL0/BLB0 내지 BLm/BLBm)은 행 어드레스 신호(YS0 내지YSm)에 의하여 데이터 경로라인 쌍(DB/DBB)에 접속되고 분리된다. 기록증폭기(WA)는 기록 제어 신호(WENA)에 의해 활성화되고, 그래서 외부로부터 가져오는 기록 데이터 신호 (WDATA) 가 상보적 데이터로서 데이터 경로라인 쌍(DB/DBB)에 구동된다. 내부 메모리셀(MC)과 같은 방식으로, 더미 셀 영역(2)내의 메모리셀(DMC)에는 워드라인(WL0 내지 WLp)이 접속되어 있고, 워드라인(WL0 내지 WLm)을 통하여 선택된 메모리셀(DMC)내의 정보는 그에 접속되는 각각의 비트라인 쌍(BLa/BLBa)에 의해 판독된다. 감지증폭기(DSAa)는 비트라인 쌍(BLa/BLBa)에 접속된다. 감지증폭기(DSAa,DSAb)내에 입력되고 그로부터 출력되는 비트라인 쌍(BLa/BLBa) 및 비트라인 쌍(BLb/BLBb)은 분리 제어 게이트(SW0 내지 SWm)와 같은 방식으로, 분리 제어 게이트(SWa 또는 SWb)를 구비하고 있으며; 하지만, 행 어드레스(YS0 내지 YSm)는 비트라인 쌍(BLa/BLBa) 및 비트라인 쌍(BLb/BLBb)에 입력되지 않는다. 하지만, 그들에게는 행 어드레스(YS0 내지 YSm)가 입력되지 않고, 기록 제어 신호(WENA)가 입력된다. 그래서, 데이터경로라인(DB/DBB)은, 기록증폭기(WA)가 활성화되는 경우에만, 비트라인 쌍(BLa/BLBa) 및 비트라인 쌍(BLb/BLBb)에 접속된다.
도 5 는 본 발명에 따르는 실시예의 동작 타이밍을 도시한다. 그 동작에서,우선, 워드라인(WL0 내지 WLp) 중의 하나가 H 레벨로 되도록 선택된다(워드라인(WL0)이 선택되었다고 가정한다). 워드라인(WL0)이 접속되어 있는 메모리셀(DMC) 및 메모리셀(MC)이 저장하고 있는 정보는, 메모리셀(DMC) 및 메모리셀(MC)이 각각 접속되어 있는 비트라인 쌍(B0/B0B 내지 BLm/BLBm) 및 (BLa/BLBa)에 의해서 판독되며, 여기서 그것은 프리차지 전압(HVDD)으로 미리 설정되고 그후에 플로팅 상태로 된다. 기록증폭기(SA0 내지 SAm , SAa, 및SAb)가 활성화된 후에, 비트라인 쌍(B0/B0B 내지 Bn/BnB)이 소정의 레벨로 증폭된다. 이때, 비트라인 쌍(BLb/BLSb)은, 그들이 메모리셀로부터 정보를 가지지 않으므로, 플로팅 상태로 된다. 결국, 행 어드레스(YS0 내지 YSm) 중의 하나 또는 다수의 신호( 블럭 기록인 경우)가 H 레벨로 되어, 입력이 수행된다. 4 열 블럭 기록 동작의 예는 이하에서 설명된다. 4 열에 대한 행 어드레스 신호(YSm-3, YSm-2, YSm-1, 및 YSm)가 먼저 선택되는 경우에, 비트라인 쌍(BLm-3/BLBm-3 내지 BLm/BLBm)과 데이터 경로라인 쌍(DB/DBB)은 분리 제어 게이트(SWm-3, SWm-2, SWm-1, 및 SWm)에 의하여 서로 접속되고, 결국 데이터 경로라인 쌍(DB/DBB)은 4 개의 감지증폭기(SAm-3, SAm-2, SAm-1, 및 SAm)에 의해서 구동된다. 그후, 기록 제어 신호(WENA)는 H 레벨로 되고, 다음에 기록증폭기(WA)는 이전에 외부로부터 설정된 기록 데이터 신호(WDATA)를 상보적인 값으로서 데이터 경로라인 쌍(DB/DBB)내로 구동시킨다. 동시에, 감지증폭기(SAa,SAb)는 분리 제어 게이트(SWa 및 SWb )에 의해서 데이터 경로라인 쌍(DB/DBB)에 접속된다. 기록증폭기(WA) 및 감지증폭기(SAm-3 내지 SAm)의 온/온 상태에 의해서 발생되는 능력 손실이 작은 기록 증폭기 (WA) 에 가까운 감지증폭기(DSAa)가 최초로 기록 증폭기 (WA) 에 의해 기입 데이터에 설정된다. 이로써, 기록증폭기(DSAa)는 또한 기록증폭기(WA)와 같은 방식으로 데이터 경로라인 쌍(DB/DBB)을 구동시킨다. 유사하게, 시상수에 근거하는 순서로, 기록 데이터는 기록증폭기(WA)에 의해서 감지증폭기(SA0 내지 SAm) 또는 기록증폭기(DSAa 내지 DSAb)내로 설정된다. 그래서, 워드라인 현수부에 대응하는 비트라인 쌍(BLb/BLBb)이, 블럭 기록의 대상인 4 열을 위한 비트라인 쌍(BLm-3/BLBm-3 내지 BLm/BLBm)과 비교하여, 기록증폭기(WA)에 더욱 근접해 있는 경우에(즉, 도 4 에 도시된 배열), 기록 데이터는 기록증폭기(DSAa) 및 기록증폭기(DSAb)내로 설정되고, 뿐만아니라 기록증폭기(DSAa)는 데이터 경로라인 쌍(DB/DBB)을 구동시킨다. 데이터 경로라인 쌍(DB/DBB)에 의해서, 기록데이터는 블럭 기록의 대상인 비트라인 쌍(BLm-3/BLBm-3 내지 BLm/BLBm)에 접속되는 감지증폭기(SAm-3 내지 SAm)내로 설정되고, 그래서 기록데이터는 비트라인 쌍(BLm-3/BLBm-3 내지 BLm/BLBm)에 접속된 메모리셀내로 워드라인(WL0)에 의해서 기록된다. 그후, 워드라인(WL0)은 L 레벨로 되어 기록동작을 종료시킨다.
도 6 은 본 발명에 따르는 일 실시예의 주요부를 도시하는 회로도이다. 각각의 감지증폭기(SA0 내지 SAm, DSAa 및 DSAb)은, 도 6 에 도시된 이들 증폭기의 일 예로서, pMOS 트랜지스터(Q1,Q3) 및 nMOS 트랜지스터(Q2,Q4)를 포함한다. 이하에서, 이들 증폭기는 설명의 편의를 위하여 대표적으로 감지증폭기(SA)로써 나타낼 수도 있다. pMOS 트랜지스터(Q1,Q3)의 소스 전극(또는 드레인 전극)은 감지증폭기 활성화신호(SAP)에 접속되고, 그의 드레인 전극(또는 소스 전극)은 비트라인 쌍(BL/BLB) 중의 하나에 각각 접속된다. 그의 게이트 전극은 드레인(소스) 전극에 접속된 다른 비트라인 쌍(BL/BLB)에 접속되어 있다. nMOS 트랜지스터(Q2,Q4)의 소스 전극(드레인 전극)은 감지증폭기 활성화신호(SAN)에 접속되고, 그의 드레인 전극(또는 소스 전극)은 비트라인 쌍(BL/BLB) 중의 하나에 각각 접속된다. 그의 게이트 전극은 드레인(소스) 전극에 접속된 다른 비트라인 쌍(BL/BLB)에 접속되어 있다.
도 7 은 본 발명에 따르는 일 실시예의 주요부의 동작을 도시하는 타이밍도이다. 도 7 은 특히 감지증폭기의 동작 타이밍을 도시한다. 감지증폭기 활성화신호(SAP,SAN)의 초기값은 프리차지 전압(HVDD)에 각각 설정되어 있다. 비트라인 쌍(BL/BLB)의 초기값은 프리차지 전압(VDD)에 각각 설정되어 있다. 그후, 비트라인 쌍(BL/BLB)은 플로팅 상태로 되고, 즉시 비트라인 쌍(BL/BLB)에 접속된 메모리셀(MC)(도시되지 않음)내의 정보가 판독되고, 그래서 전위차(DV)가 비트라인 쌍(BL/BLB)에 생성된다. 결국, 감지증폭기 활성화신호(SAP)는 전원 접압(VDD)로 되고, 감지증폭기 활성화신호(SAN)는 접지 전압(GND)으로 되며, 그래서 감지증폭기(SA)는 활성화된다. 결과적으로, 비트라인 쌍(BL/BLB)의 전압은 전원 접압(VDD) 또는 접지 전압(GND)까지 증폭된다.
본 발명에 따르면, 판독될 대상이 아닌 메모리셀을 위한 영역 또는 워드라인과 저저항 재료가 서로 라이너에 의해서 접속되어 있는 영역에 대응하는 감지증폭기를 사용함으로써, 배선 저항의 영향을 감소시키고 고속으로 기록을 수행하는 것이 가능하다.
더나아가, 기능동작을 위한 것이 아니라 배치특성을 향상시키기 위한 영역 및 소자를 이용하기 때문에, 고집적화를 저해하지 않는다는 이점이 있다.

Claims (5)

  1. 행렬로 배치된 데이터를 기억할 수 있는 메모리 셀과,
    상기 메모리 셀에 접속된 한쌍이상의 비트라인쌍과,
    상기 비트라인쌍에 상기 메모리 셀의 정보를 꺼내오는 워드라인과,
    상기 비트라인쌍마다에 설치되고, 전위차를 검출하고, 소정 레벨까지 증폭하는 감지 증폭기와,
    외부로부터 부여된 기록 데이터를 입력하고, 상보의 데이터 경로라인쌍을 기입 제어 신호에 의해 구동하는 기록 증폭기와,
    상기 데이터 경로라인쌍을 상기 비트라인쌍의 각각에 부여하는 입력 수단과,
    상기 기록 증폭기가 상기 데이터 경로라인쌍을 구동할때만 상기 데이터 경로라인쌍의 전위차를 검출하고, 소정 레벨까지 증폭하는 적어도 1 이상의 증폭 수단을 구비하고,
    상기 증폭 수단이 상기 메모리 셀 영역의 단부의 처리용의 메모리 셀에 접속된 상기 비트라인쌍에 설치된 감지 증폭기를 이용하는 레이아웃 구조를 갖는 것을 특징으로 하는 반도체기억장치.
  2. 제 1 항에 있어서, 상기 증폭 수단이 상기 메모리 셀 영역의 워드라인의 지연 억제를 위한 저저항재료와의 라이너부에 대응하는 감지 증폭기 영역에 설치되어 있는 상기 비트라인쌍에 접속되지 않은 감지 증폭기를 이용하는 레이아웃 구조를갖는 것을 특징으로 하는 반도체기억장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 워드라인이 행 어드레스를 나타내는 것을 특징으로 하는 반도체기억장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 워드라인의 재료가 폴리실리콘인 것을 특징으로 하는 반도체기억장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 워드라인의 상층에 알루미늄 또는 텅스텐을 포함하는 저저항의 금속 배선이 평행하게 뻗어 있고, 워드라인과 금속 배선이 라이너에 의해 일정의 간격으로 접속되는 것을 특징으로 하는 반도체기억장치.
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