JPH117769A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH117769A
JPH117769A JP9160705A JP16070597A JPH117769A JP H117769 A JPH117769 A JP H117769A JP 9160705 A JP9160705 A JP 9160705A JP 16070597 A JP16070597 A JP 16070597A JP H117769 A JPH117769 A JP H117769A
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Yukiyoshi Kiyota
幸義 清田
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NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】 【目的】 ライトアンプのサイズを大きくする事なく書
き込みの高速化、低電圧化を図る。 【構成】 メモリセルMCと、少なくとも一対以上のビ
ット線対BLO/BLB0−BLm/BLBmと、この
ビット線対にメモリセルの情報を取り出すワード線WL
0〜WLpと、ビット線対の電位差を検出し所定レベル
まで増幅するセンスアンプSA0〜SAmと、外部から
与えられるライトデータWDATAを入力し相補データ
のデータパス線対DB/DBBを駆動するライトアンプ
WAと、データパス線対を各ビット線対に与える入力手
段SW0,SWmと、電位差を検出し所定レベルまで増
幅する1つ以上の増幅手段DSAa、DSAbを有し、
メモリセルアレイ部1の端部処理のダミーセル領域2や
ワード線吊り部3に対応するセンスアンプ領域4のセン
スアンプを用いて、データパス線対の配線途中でデータ
パス線対を駆動し、高速書き込みを行う。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、書き込みの高速化を考慮した半導体記憶装
置およびそのレイアウト構造に関する。
【0002】
【従来の技術】図5は、従来のこの種の半導体記憶装置
でのレイアウト構造を考慮したブロック図を示す。この
図によると、行列に配置された多数のメモリセルMCが
存在するメモリセルアレイ領域1があり、このメモリセ
ルアレイ領域1の端部には、実際の情報を蓄える目的と
は別の意味のメモリセルDMCを配置するダミーセル領
域2がある。このメモリセルDMCは、同一形状パター
ンの繰り返し配置であるメモリセルアレイ領域1の端部
において、片側のパターンしか存在できない為に起こ
る、出来上がり形状やメモリセルの電気的特性の特異性
の対策として、情報を蓄えるメモリセルMCのさらに外
側に設けている機能動作とは別の内部のメモリセルMC
と同一形状のメモリセルである。また、行アドレスを示
すワード線WL0−WLpは、メモリセルMCを形成す
るトランジスタ(図示せず)のゲート配線で、素材には
ポリシリコンが用いられるが、ワード線WL0〜WLp
の遅延を抑える為に、ポリシリコンのワード線WL0〜
WLpの上層に、アルミもしくはタングステンなどの低
抵抗の金属配線5を平行に走らせ、一定の間隔で裏打ち
接続CTさせている。この為、メモリセルアレイ領域1
には、この裏打ち接続を行うワード線吊り部3が存在し
ている。ダミーセル領域2及びこのワード線吊り部3に
対応した、センスアンプ領域4の該当箇所には、動作的
にはセンスアンプは必要ないが、メモリセルMCと同様
に、繰り返しパターンの歯抜けとなる為、機能動作とは
別のセンスアンプDSAa,DSAbを設けている。機
能上必要なメモリセルMCは、行方向にはワード線WL
0〜WLpが接続されその1本が選択される。列方向に
は、各メモリセルMCの接続された各ビット線対(BL
0/BLB0)〜(BLm/BLBm)毎に、この各ビ
ット線対(BL0/BLB0)〜(BLm/BLBm)
の電位差を検出し、所定レベルまで増幅するセンスアン
プSA0−SAmが接続されている。また、各ビット線
対(BL0/BLB0)〜(BLm/BLBm)には、
データパス線対DB/DBBとの接続・分離の制御を行
う分離制御ゲートSW0〜SWmがあり、列アドレス信
号YS0〜YSmにより、各ビット線対(BL0/BL
B0),(BLm/BLBm)と、データパス線対DB
/DBBの接続・分離を行う。外部より取り込まれたラ
イトデータ信号WDATAは、書き込み制御信号WEN
AによりライトアンプWAが活性化され、相補のデータ
としてデータパス線対DB/DBBに駆動される。
【0003】なお、ダミーセル領域2のメモリセルDM
Cは、内部のメモリセルMCと同様に、ワード線WL0
−WLmが接続され、ワード線WL0〜WLmにより選
択されたメモリセルDMCの情報は、接続されているビ
ット線対BLa/BLBaに読み出される。このビット
線対BLa/BLBaには、上記センスアンプDSAa
が接続さている。前述のセンスアンプDSAa及びDS
Abの入出力となるビット線対BLa/BLBa及びB
Lb/BLBbには、分離制御ゲートSW0〜SWmと
同じ分離制御ゲートSWaまたはSWbを設けている
が、列アドレスYS0〜YSmは入力せず、入力は接地
させ、データパス線DB/DBBとビット線対BLa/
BLBa及びBLb/BLBbとを分離させ、機能動作
とは関係しないようにしている。
【0004】次に、図6,図7は、従来の半導体記録装
置の動作タイミングを示す図である。図6は、書き込み
の動作タイミングを示し、図7は、ブロックライトの動
作タイミングを示す。
【0005】まず、ワード線WL0〜WLpの1つが選
択され、Hレベルとなる(仮にワード線WL0が選択さ
れたとする)。このワード線WLOが接続されるメモリ
セルMCおよびメモリセルDMCが蓄えていた情報が、
予めあるプリチャージ電位HVDDに設定された後、フ
ローティング状態FLとなっている、そのメモリセルM
C及びメモリセルDMCが接続されてるそれぞれのビッ
ト線対の一方のBL0,BLmおよびBLaに読み出さ
れる。読み出されたビット線BL0〜BLmおよびBL
aの電位は、それぞれのビット線対の電位差となり、セ
ンスアンプSA0〜SAmおよびSAaが活性化する
と、この電位差によりビット線対(BL0/BLB0)
〜(BLm/BLBm)及びBLa/BLBaを所定の
レベルまで増幅させる。
【0006】次に、ライトデータ信号WDATAは書き
込み制御信号WENAがHレベルとなり、ライトアンプ
WAは、相補のデータとしてデータパス線対DB/DB
Bに駆動される。これと前後して、列アドレス信号YS
0〜YSmの1つが選択される(仮に列アドレス信号Y
SOが選択されたとする)。すると、列アドレスYSO
がHレベルとなり、分搬制御ゲートSW0が選択され、
データパス線対DB/DBBとビット線対BL0/BL
B0が接続され、ライトアンプWAによりセンスアンプ
SA0が書き込みデータに設定され、ワード線WL0と
ビット線対3L0/BLB0との交差するメモリセルM
Cにライトデータが書き込まれ、その後、ワード線WL
0を下げる事で書き込み動作が完了する。
【0007】また、画像処理等に用いる半導体記憶装置
(例えばVRAM,GRAM,SGRAMなど)では、
列アドレスYS0−YSmを複数同時に選択し、複数の
メモリセルMCに同時書き込みさせるブロックライト機
能を有するものもある。この一連の書き込みの・動作中
は、ダミーセル領域2の動作は、センスアンプSA0の
ノイズ特性の特異性がないようにDSAaも内部のセン
スアンプSA0,SAmと同様に動作させる。すなわ
ち、メモリセルDMCもワード線WL0〜WLmが接続
され、上述の動作例を例にするとワード線WL0が立ち
上がると、接続されているメモリセルDMCの情報がビ
ット線対に読みだされ、センスアンプDSAaが活性化
すると、ビット線対BLa/BLBaの電位差により、
ビット線対BLa/BLBaを所定のレベルまで増幅さ
せる。但し、分離制御ゲートSWaの入力が接地されて
いる為、ビット線対BLa/BLBaの情報がデータパ
ス線対DB/DBBに伝わる事も、逆にデータパス線対
DB/DBBの情報がビット線対BLa/BLBaに伝
わってくる事はない。
【0008】またセンスアンプDSAbは前述の繰り返
しパターンの歯抜けによる特性のレイアウト依存を減少
させるのが目的の為、メモリセルを接続し、他と同様に
動作するようにすると面積増加を招く為、通常は、セン
スアンプのパターンのみ配置している。
【0009】
【発明が解決しようとする課題】上述した従来例では、
上記書き込み動作にて、ライトアンプWAがデータパス
線対DB/DBBを駆動した後に、列アドレス信号Y0
〜Ymが選択されて、データパス線対DB/DBBが書
き込み対象となるビット線と接続された場合は、通常デ
ータパス線対DB/DBBの配線容量が、選択されたビ
ット線対(BL0/BLB0)−(BLm/BLBm)
の配線容量に対して十分大きい為に、センスアンプは容
易に反転する事ができる。しかし、ライトアンプWAが
データパス線対DB/DBBを駆動する以前に列アドレ
ス信号Y0〜Ymが選択された場合、データパス線対D
B/DBBは、選択されたビット線対(BL0/BLB
0)−(BLm/BLBm)に接続されている該当する
センスアンプSA0〜SAmにより駆動された状態とな
ってる。ライトアンプWAは、この該当するセンスアン
プSA0〜SAmをライトアンプWAの能力のみで反転
させなけれはならない。
【0010】4カラムのブロックライト動作を例にし、
図5のブロック図及び図7の動作タイミングにより説明
すると、まず、4カラム分の列アドレス信号YSm−
3,YSm−2,YSm−1,YSmが選択されたとす
ると、センスアンプSAm−3,SAm−2,SAm−
1,SAmの4台でデータパス線対DB/DBBが駆動
されている状態となる。このセンスアンプSAm−3,
SAm−2,SAm−1,SAmの4台の情報が全て同
じで、書き込みデータがこの情報に対して反転の場合
は、このセンスアンプSAm−3,SAm−2,SAm
−1,SAmの4台をライトアンプWAの能力のみで反
転しなけれはならない。
【0011】この時、書込み対象のメモリセルMCがラ
イトアンプに対して遠方にある程、データパス線対DB
/DBBの配線抵抗が妨げとなり、ライトアンプWAに
よるセンスアンプSAm−3,SAm−2,SAm−
1,SAmを反転する能力は低下し、書き換え速度が遅
くなり、低電圧での動作も悪化する。
【0012】しかも最近は、微細加工の容易性より配線
素材が、アルミからタングステンに代わり、配線抵抗は
比抵抗で約3倍に大きくなった。また一方でメモリの大
容量化が進んで行き、ブロックライト機能における1度
に書き込むメモリセル数も増加している。
【0013】以上のことより高速な書き込みを行うため
には、ライトアンプWAを構成するトランジスタを大き
くするか、ライトアンプWAの分割を行いデータパス線
対DB/DBBの配線を短くし、配線負荷を減らすなど
が行わなければならない。これが高集積化の妨げとなっ
てしまっている。
【0014】従って、本発明の目的は、ライトアンプの
サイズを大きくする事なく書き込みの高速化、低電圧化
を図った半導体記憶装置を提供することにある。
【0015】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、行列に配置されたデー
タを記憶できるメモリセルと、メモリセルに接続された
少なくとも一対以上のビット線対と、ビット線対にメモ
リセルの情報を取り出すワード線と、ビット線対毎に設
けられ、電位差を検出し所定レベルまで増幅するセンス
アンプと、外部から与えられるライトデータを入力し相
補のデータパス線対を駆動するライトアンプと、データ
パス線対を、ビット線対の各々に与える入力手段と、ラ
イトアンプがデータパス線対を駆動する時のみ、データ
パス線対の電位差を検出し、所定レベルまで増幅する少
なくとも1つ以上の増幅手段とを備えたことを特徴とす
る。
【0016】また、増幅手段が、メモリセル領域の端部
の処理用のメモリセルに接続されるビット線対に設けて
いるセンスアンプを用いるレイアウト構造を有するのが
好ましい。
【0017】さらに、増幅手段が、メモリセル領域のワ
ード線の遅延抑制の為の、低抵抗素材との裏打ち部に対
応するセンスアンプ領域に設けているセンスアンプを用
いるレイアウト構造を有するのが好ましい。
【0018】またさらに、ワード線が、行アドレスを示
すのが好ましい。
【0019】また、ワード線の素材が、ポリシリコンで
あるのが好ましい。
【0020】さらに、ワード線の上層に、アルミまたは
タングステンを含む低抵抗の金属配線を平行に走らせ、
一定の間隔で裏打ち接続させるのが好ましい。
【0021】本発明の半導体記憶装置は、特に、行列に
配置されたデータを記憶できるメモリセルと、このメモ
リセルに接続された少なくとも一対以上のビット線対
と、このビット線対にメモリセルの情報を取り出すワー
ド線と、ビット線対毎に設けられ、そのビット線対の電
位差を検出し所定レベルまで増幅するセンスアンプと、
外部から与えられるライトデータを入力し、相補データ
のデータパス線対を駆動するライトアンプと、データパ
ス線対を各ビット線対に与える入力手段と、ライトアン
プがデータパス線を駆動する時のみ、データ線対の電位
差を検出し、所定レベルまで増幅する増幅手段を1つ以
上有する。
【0022】また、この増幅手段は、通常メモリセルア
レイ領域での端部のダミーセル領域の書込み/読み出し
を目的としていないメモリセルに接続されるビット線に
設けているセンスアンプを用いたり、ワード線を低抵抗
素材との裏打ちコンタクトさせる領域に対応するセンス
アンプ領域に設けているセンスアンプを用いるレイアウ
ト構造を有する。
【0023】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【0024】図1は、本発明の第1の実施例の構成を示
すブロック図である。本実施例は、行列に配置された多
数のメモリセルアレイ領域1があり、このメモリセルア
レイ領域1の端部には、実際の情報を蓄える目的とは別
の意味のメモリセルDMCを配置するダミーセル領域2
がある。このメモリセルDMCは、同一形状パターンの
繰り返し配置であるメモリセルアレイ領域1の端部にお
いて、片側のパターンしか存在できない為に起こる、出
来上がり形状やメモリセルの電気的特性の特異性の対策
として、情報を蓄えるメモリセルMCのさらに外側に設
けている機能動作とは別の内部のメモリセルMCと同一
形状のメモリセルである。
【0025】また、行アドレスを示すワード線WLO〜
WLpは、メモリセルMCを形成するトランジスタ(図
示せず)のゲート配線はポリシリコンの素材が用いられ
るが、ワード線WL0,WLpの遅延を抑える為に、ポ
リシリコンのワード線WL0〜WLpと平行に、低抵抗
の金属配線5を走らせ、一定の間隔で裏打ち接続CTさ
せている。この為、メモリセルアレイ領域1には、この
裏打ち接続を行うワード線吊り部3が存在している。ダ
ミーセル領域2及びこのワード線吊り部3に対応した、
センスアンプ領域4の該当箇所には、動作的には.セン
スアンプは必要ないが、メモリセルMCと同様に繰り返
しパターンの歯抜けとなる為、機能動作とは別のセンス
アンプDSAa,DSAbを設けている。機能上必要な
メモリセルMCは、行方向にはワード線WL0−WLp
が接続され、その1本が選択される。列方向は、各メモ
リセルMCの接続された各ビット線対(BL0/BLB
0)〜(BLm/BLBm)毎に、この各ビット線対
(BL0/BLB0),(BLm/BLBm)の電位差
を検出し所定レベルまで増幅するセンスアンプSA0〜
SAmが接続されている。また、各ビット線対(BL0
/BLB0)−(BLm/BLBm)にはデータパス線
対DB/DBBとの接続・分離の制御を行う分離制御ゲ
ートSW0〜SWmがあり、列アドレス信号YS0〜Y
Smにより、各ビット線対(BL0/BLB0)〜(B
Lm/BLBm)と、データパス線対DB/DBBの接
続・分離を行う。外部より取り込まれたライトデータ信
号WDATAは、音さ込み制御信号WENAによりライ
トアンプWAが活性化され、相補のデータとしてデータ
パス線対DB/DBBに駆動される。なお、ダミーセル
領域2のメモリセルDMCは、内部のメモリセルMC同
様ワード線WL−WLmが接続され、ワード線WL0〜
WLmにより選択されたメモリセルDMCの情報は、接
続されているビット線対BLa/BLBaに読み出され
る。このビット線対BLa/BLBaにはセンスアンプ
DSAaが接続されている。前述のセンスアンプDSA
a及びDSAbの人出カとなるビット線対BLa/BL
Ba及びBLb/BLBbには、分離制御ゲートSW0
−SWmと同じ分離制御ゲートSWaまたはSWbを設
けているが、列アドレスYS0〜YSmは入力せず書き
込み制御信号WENAを入力し、ライトアンプWAが活
性化された時にのみデータパス線DB/DBBとビット
線対BLa/BLBa及びBLb/BL3bとを接続す
る。
【0026】次に、図2は、本発明の実施例の動作タイ
ミングを示す図である。動作タイミングは、まず、ワー
ド線WL0,Lpの1つが選択され、Hレベルとなる
(仮にワード線WL0が選択されたとする)。このワー
ド線WL0に接続しているメモリセルMCおよびメモリ
セルDMCが蓄えていた情報が、予めあるブリチャージ
電位HVDDに設定された後、フローティング状態FL
となっている、おのおののメモリセルMCおよびメモリ
セルDMCが接続されているビット線対(BL0/BL
B0)〜(BLm/BLBm)およびBLa/BLBa
に読み出される。その後、センスアンプSA0〜SAm
およびSAa,SAbが活性化され、ビット線対(B0
/B0B)〜(Bn/BnB)は所定の電位に増幅され
る。この時、ビット線対BLb/BLSbにはメモリセ
ルからの情報が無い為不定状態となる。次いで、列アド
レス信号YS0−YSmの1つもしくは、ブロックライ
ト時は数本がHレベルとなり入力される。4カラムのブ
ロックライト時を例に挙げると、まず、4カラム分の列
アドレス信号YSm−3,YSm−2,YSm−1,Y
Smが選択されたとすると、分離制御ゲートSWm−
3,SWm−2,SWm−1,SWmにより、ビット線
対(BLm−3/BLBm−3)−(BLm/BLB
m)とデータパス線対DB/DBBとが接続され、セン
スアンプSAm−3,SAm−2,SAm−1,SAm
の4台で、データパス線対DB/DBBが駆動されてい
る状態となる。その後、ライト制御信号WENAがHレ
ベルとなり、予め外部より設定されているライトデータ
信号WDATAを、ライトアンプWAにより相補の値を
データパス線対DB/DBBに駆動する。これと同時
に、SWa,SWbによりセンスアンプSAa,SAb
がデータパス線対DB/DBBと接続される。配線抵抗
よりデータパス線対DB/DBBの駆動遅延時間が少な
く、ライトアンプWAとセンスアンプSAm−3〜SA
mとのON−ON状態によるライトアンプWAの能力損
失が小さいライトアンプWAに近いセンスアンプDSA
aが、最初にライトアンプWAによって書さ込みデータ
に設定される。これにより、センスアンプDSAaもラ
イトアンプWAと同様に、データパス線対DB/DBB
を駆動する。同様に時定数的な順序で該当するセンスア
ンプSAO,SAmやセンスアンプDSAa〜DSAb
が、順次ライトアンプWAにより設定される。したがっ
て、ブロックライト対象の4カラム分のビット線対(B
Lm−3/BLB−3)−(BLm/BLBm)よりワ
ード線吊り部3に対応したビット線対BLb/BLBb
が、ライトアンプWAに対し近くにある場合(図のよう
な配置)、センスアンプDSAbも書き込みデータに設
定されて、センスアンプDSAbと共にデータパス線対
DB/DBBを駆動し、このデータパス線対DB/DB
Bによりブロックライトの対象であるビット線対(BL
m−3/BLB−3)〜(BLm/BLBm)に接続さ
れているセンスアンプSAm−3〜SAmが、書き込み
データに設定されて、ワード線WL0によりビット線対
(BLm−3/BLB−3)〜(BLm/BLBm)と
接続されているメモリセルMCに書き込みデータが書き
込まれる。その後、ワード線WL0をLレベルに下げる
事で書き込み動作が完了する。
【0027】次に、図3は、本発明の実施例の要部を示
す回路図である。上記センスアンプSA0〜SAm、お
よびDSAa,DSAbは、そのうちの一つの構成例
が、図3に示されるように、pMOSトランジスタQ1
およびQ3と、nMOSトランジスタQ2およびQ4よ
り構成される(以後、センスアンプSAとして説明す
る)。pMOSトランジスタQ1,Q3のソース電極
(もしくはドレイン電極)には、センスアンプ活性化信
号SAPが接続され、ドレイン電極(もしくはソース電
極)には、ビット線対BL/BLBの一方側がそれぞれ
接続され、ゲート電極には、ドレイン電極(もしくはソ
ース電極)に接続したビット線対BL/BLBの一方と
は別のビット線が接続される。nMOSトランジスタQ
2,Q4のソース電極(もしくはドレイン電極)には、
センスアンプ活性化信号SANが接続され、ドレイン電
極(もしくはソース電極)には、ビット線対BL/BL
Bの一方側がそれぞれ接続され、ゲート電極にはドレイ
ン電極(もしくはソース電極)に接続したビット線対B
L/BLBの一方とは別のビット線が接続される。
【0028】次に、図4は、本発明の実施例の要部にお
ける動作タイミングを示す図である。この図は、特に、
センスアンプの動作タイミングを示している。センスア
ンプ活性化信号SAP,SANは、初期値は共にプリチ
ャージ電位HVDDとなっている。また、ビット線対B
L/BLBの初期値も、ブリチャージ電位VDDとなっ
ている。後に、ビット線対BL/BLBは、フローティ
ング状態FLとなり、直ちにこのビット線対BL/BL
Bに接続されているメモリセルMC(図示せず)の情報
が読み出され、ビット線対BL/BLBに電位差DVが
発生する。その次に、センスアンプ活性化信号SAPが
電源電位VDDに、センスアンプ活性化信号SANを接
地電位GNDにすることにより、センスアンプSAが活
性化し、ビット線対BL/BLBの電位を、電源電位V
DDもしくは接地電位GNDに増幅させる。
【0029】
【発明の効果】以上説明した様に、本発明は、書き込み
・読み出し対象ではないメモリセル領域、もしくはワー
ド線の低抵抗素材との裏打ち接続する領域に対応するセ
ンスアンプを用いる事により、データパス線対の途中で
データパス線対を駆動させる為、配線対抗の影響を減ら
す事ができ、高速に書き込み動作が行えるという効果を
奏する。
【0030】また、従来、形状特性の改善の領域にあっ
た、機能動作を目的としない領域および素子を使用する
為、高集積化の妨げをなくせるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施例の構成を示すブロック図であ
る。
【図2】本発明の実施例の書き込みの動作タイミングを
示す図である。
【図3】本発明の実施例の要部を示す回路図である。
【図4】本発明の実施例の要部における動作タイミング
を示す図である。
【図5】従来の半導体記憶装置及びレイアウト構造を示
すブロック図である。
【図6】従来の半導体記憶装置及びレイアウト構成にお
ける書き込みの動作タイミングを示す図である。
【図7】従来の半導体記憶装置及びレイアウト構成にお
けるブロックライトの動作タイミングを示す図である
【符号の説明】
1 メモリセルアレイ領域 2 ダミーセル領域 3 ワード線吊り部 4 センスアンプ領域 5 金属配線 CT コンタクト MC,DMC メモリセル BLa/BLBa,BLb/BLBb,BL0/BLB
0〜BLm/BLBm, BL/BLB ビット線対 WL0−WLp ワード線対 DSAa,DSAb,SA0〜SAm,SA センスア
ンプ SWa,SWb,SW0〜SWm 分離制御ゲート YS0〜YSm 列アドレス信号 DB/DBB データパス線対 WA ライトアンプ WDATA ライトデータ信号 WENA 書き込み制御信号 Q1,Q3 pMOSトランジスタ Q2,Q4 nMOSトランジスタ SAP,SAN センスアンプ活性化信号 FL フローティング状態 HVDD プリチャージ電位 VDD 電源電位 GND 接地電位 DV 電位差

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】行列に配置されたデータを記憶できるメモ
    リセルと、 前記メモリセルに接続された少なくとも一対以上のビッ
    ト線対と、 前記ビット線対に前記メモリセルの情報を取り出すワー
    ド線と、 前記ビット線対毎に設けられ、電位差を検出し所定レベ
    ルまで増幅するセンスアンプと、 外部から与えられるライトデータを入力し相補のデータ
    パス線対を駆動するライトアンプと、 前記データパス線対を、前記ビット線対の各々に与える
    入力手段と、 前記ライトアンプが前記データパス線対を駆動する時の
    み、前記データパス線対の電位差を検出し、所定レベル
    まで増幅する少なくとも1つ以上の増幅手段と、 を備えたことを特徴とする半導体記憶装置。
  2. 【請求項2】前記増幅手段が、前記メモリセル領域の端
    部の処理用のメモリセルに接続されるビット線対に設け
    ているセンスアンプを用いるレイアウト構造を有するこ
    とを特徴とする、請求項1に記載の半導体記憶装置。
  3. 【請求項3】前記増幅手段が、前記メモリセル領域のワ
    ード線の遅延抑制の為の、低抵抗素材との裏打ち部に対
    応するセンスアンプ領域に設けているセンスアンプを用
    いるレイアウト構造を有することを特徴とする、請求項
    1に記載の半導体記憶装置。
  4. 【請求項4】前記ワード線が、行アドレスを示すことを
    特徴とする、請求項1〜3のいずれかに記載の半導体記
    憶装置。
  5. 【請求項5】前記ワード線の素材が、ポリシリコンであ
    ることを特徴とする、請求項1〜4のいずれかに記載の
    半導体記憶装置。
  6. 【請求項6】前記ワード線の上層に、アルミまたはタン
    グステンを含む低抵抗の金属配線を平行に走らせ、一定
    の間隔で裏打ち接続させたことを特徴とする、請求項1
    〜5のいずれかに記載の半導体記憶装置。
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