CN116580750A - 存储器的工艺缺陷筛选方法、装置、电子设备和存储介质 - Google Patents

Abstract

本公开提供了一种存储器的工艺缺陷筛选方法、装置、电子设备和存储介质，涉及半导体技术领域。其中，工艺缺陷筛选方法包括：对目标存储单元和伪位线进行电荷预处理，使能目标字线，以使目标位线和目标存储单元之间进行电荷分享；控制电荷分享维持指定时长；基于电荷分享的结果检测目标位线和伪位线之间是否存在漏电路径，其中，指定时长大于参考时长，参考时长为存储器在未进行直流应力测试的工况下电荷分享的基准时长。通过本公开的技术方案，如果目标位线和伪位线之间存在漏电路径，则通过配置指定时长的电荷分享，能够放大基于漏电路径产生的漏电干扰的效应，进而保证了对漏电路径缺陷筛选的可靠性和高效性。

Description

存储器的工艺缺陷筛选方法、装置、电子设备和存储介质

技术领域

本公开涉及半导体技术领域，尤其涉及一种存储器的工艺缺陷筛选方法、一种存储器的工艺缺陷筛选装置、一种电子设备和一种计算机可读存储介质。

背景技术

DRAM（Dynamic Random Access Memory，动态随机存储器）是一种广泛应用多计算机系统的半导体存储器，DRAM包括由多个存储单元构成的存储器阵列，在DRAM的生产过程中，在存储器阵列中存在不能被读写的位线，这种位线被称为伪位线Dummy BL（Bit Line，位线），由于伪位线上的电压可能被拉高或拉低，如果伪位线和相邻的位线出现工艺缺陷，会对相邻的该位线造成干扰，进而导致对该位线相连的存储单元进行数据读取时出错。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种存储器的工艺缺陷筛选方法、装置、电子设备和可读存储介质，能够实现对位线和伪位线之间工艺缺陷的可靠筛选。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的一个方面，提供一种存储器的工艺缺陷筛选方法，所述存储器包括目标存储单元，所述目标存储单元连接有目标位线和目标字线，所述目标位线相邻设置有伪位线，所述工艺缺陷筛选方法包括：对所述目标存储单元和所述伪位线进行电荷预处理；使能所述目标字线，以使所述目标位线和所述目标存储单元之间进行电荷分享；控制所述电荷分享维持指定时长；基于所述电荷分享的结果检测所述目标位线和所述伪位线之间是否存在漏电路径，其中，所述指定时长大于参考时长，所述参考时长为所述存储器在未进行直流应力测试的工况下所述电荷分享的基准时长。

在本公开的一种示例性实施例中，所述目标位线和对应的参考位线之间设置有灵敏放大器，基于所述电荷分享的结果检测所述目标位线和所述伪位线之间是否存在漏电路径，包括：当所述电荷分享的时长达到所述指定时长时，使能所述灵敏放大器，以对所述目标位线和所述参考位线之间电位差的放大结果进行读取，所述放大结果基于所述电荷分享的结果确定；检测所述放大结果的读取结果和所述目标存储单元的电荷预处理结果之间的一致性，基于所述一致性的检测结果确定所述目标位线和所述伪位线之间是否存在所述漏电路径。

在本公开的一种示例性实施例中，所述指定时长小于或等于临界时长，所述临界时长在所述存储器未进行所述直流应力测试的工况下确定；其中，方法还包括：对所述存储器执行多轮试运行，在每轮试运行中，控制所述电荷分享持续递进时长，以检测所述目标位线和所述参考位线之间的电位差，所述递进时长基于所述参考时长和每轮的累加时长确定；基于所述电位差的检测结果确定适于所述灵敏放大器正常工作的最大电位差；将达到所述最大电位差时对应的所述递进时长确定为所述临界时长。

在本公开的一种示例性实施例中，对所述目标存储单元和所述伪位线进行电荷预处理，包括：向所述目标存储单元写入数据，并在写入过程中，控制所述伪位线的电压维持在伪位线预充电压；对所述目标存储单元写入完毕，对所述目标位线和所述参考位线进行预充电，并根据写入数据将所述伪位线的电压由所述伪位线预充电压调节至对拉电压。

在本公开的一种示例性实施例中，根据写入数据将所述伪位线的电压由所述伪位线预充电压调节至对拉电压，包括：若向所述目标存储单元写入0，将所述伪位线的电压由所述伪位线预充电压拉高至第一电平电压，以作为所述对拉电压；基于所述一致性的检测结果确定所述目标位线和所述伪位线之间是否存在所述漏电路径，包括：在检测到所述放大结果的读取结果不为0时，确定所述读取结果和所述电荷预处理结果不一致，所述目标位线和所述伪位线之间存在所述漏电路径；在检测到所述放大结果的读取结果为0时，确定所述读取结果和所述电荷预处理结果一致，所述目标位线和所述伪位线之间不存在所述漏电路径。

在本公开的一种示例性实施例中，根据写入数据将所述伪位线的电压由所述伪位线预充电压调节至对拉电压，包括：若向所述目标存储单元写入1，将所述伪位线的电压由所述伪位线预充电压拉低至第二电平电压，以作为所述对拉电压；基于所述一致性的检测结果确定所述目标位线和所述伪位线之间是否存在所述漏电路径，包括：在检测到所述放大结果的读取结果不为1时，确定所述读取结果和所述电荷预处理结果一致，所述目标位线和所述伪位线之间存在所述漏电路径；在检测到所述放大结果的读取结果为1时，确定所述读取结果和所述电荷预处理结果一致，所述目标位线和所述伪位线之间不存在所述漏电路径。

在本公开的一种示例性实施例中，所述在对所述目标存储单元和所述伪位线进行电荷预处理之前，还包括：对所述目标存储单元执行直流应力测试，以对经过直流应力测试的所述目标存储单元进行所述电荷预处理。

根据本公开的另一个方面，提供一种存储器的工艺缺陷筛选装置，所述存储器包括目标存储单元，所述目标存储单元连接有目标位线和目标字线，所述目标位线相邻设置有伪位线，所述工艺缺陷筛选装置包括：预处理模块，用于对所述目标存储单元和所述伪位线进行电荷预处理；使能模块，用于使能所述目标字线，以使所述目标位线和所述目标存储单元之间进行电荷分享；控制模块，用于控制所述电荷分享维持指定时长；检测模块，用于基于所述电荷分享的结果检测所述目标位线和所述伪位线之间是否存在漏电路径；其中，所述指定时长大于参考时长，所述参考时长为所述存储器在未进行直流应力测试的工况下所述电荷分享的基准时长。

根据本公开的再一个方面，提供了一种电子设备，包括：处理器；以及存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行上述实施例中任意一项所述的存储器的工艺缺陷筛选方法。

根据本公开的又一个方面，提供了一种计算机可读介质，其上存储有计算机程序，所述程序被处理器执行时实现如上述实施例中所述的存储器的工艺缺陷筛选方法。

本公开的实施例所提供的存储器的工艺缺陷筛选方案，在完成对目标存储单元和伪位线的电荷预处理操作后，使能目标字线，以使目标位线和目标存储单元之间开始进行电荷分享，通过配置大于参考时长的指定时长，以使电荷分享的时长持续指定时长，在电荷分享的过程中，如果目标位线和相邻的伪位线之间存在漏电路径，则基于漏电路径产生的漏电会对正常的电荷分享产生干扰，而指定时长的限定则会放大漏电干扰的效应，基于电荷分享的结果，即可确定目标位线和伪位线之间是否存在漏电路径，保证了对目标位线和伪位线之间的漏电路径筛选的可靠性和高效性，进而有利于提高对存储器的品质管控效果，以保证存储器的应用可靠性。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本公开的一种存储器的结构示意框图。

图2示出了本公开的一个实施例提供的存储器的工艺缺陷筛选方法的流程图。

图3示出了本公开的另一个实施例提供的存储器的工艺缺陷筛选方法的流程图。

图4示出了本公开的一个实施例提供的存储器的灵敏放大器的局部结构示意图。

图5示出了本公开的再一个实施例提供的存储器的工艺缺陷筛选方法的流程图。

图6示出了本公开的一种实施例的存储单元的结构示意图。

图7示出了本公开的又一个实施例提供的存储器的工艺缺陷筛选方法的流程图。

图8示出了本公开的一种实施例中的写0读0过程的时序图。

图9示出了本公开的又一个实施例提供的存储器的工艺缺陷筛选方法的流程图。

图10示出了本公开的一种实施例中的写1读1过程的时序图。

图11为本公开的一种实施例提供的存储器的工艺缺陷筛选装置的示意框图。

图12为本公开的一个实施例提供的适于用来实现本公开实施例的电子设备的结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和步骤，也不是必须按所描述的顺序执行。例如，有的步骤还可以分解，而有的步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

具体地，伪位线指存储器中基于制程需要制备的，但是不可读写的位线，对存储器进行直流应力测试之后，需要对基于直流应力测试产生的缺陷进行检测，直流应力测试包括相邻的存储单元之间的直流应力测试，以及通过对伪位线Dummy BL施加直流激励，进行的伪位线的直流应力测试，在完成直流应力测试后，需要对基于直流应力测试出现的缺陷进行检查，其中，检查的对象就包括伪位线和相邻的位线之间的漏电缺陷，为了保证对上述缺陷检查的高效性和可靠性，需要设计专门的工艺缺陷筛选方案。

如图1所示，存储器包括多个存储单元，存储单元按照行和列排列起来构成存储阵列，行和列即分别为字线WL（Word Line），如1020（WL0）、1021（WL1）和1022（WL2），以及位线BL（bit line），如1040（BL0）和1041（BL1），每个存储单元对应于一个唯一地址。

存储器还包括多个灵敏放大器（Sense Amplifier，SA）106，每个灵敏放大器SA106与对应的位线BL，如位线1040以及参考位线/BL，如参考位线/1041电连接，在数据读取操作时，对位线BL的电压以及参考位线/BL的电压进行放大，使电压较高的一侧越来越高，低的越来越低，以输出可识别信号。

存储器还包括均衡器EQ（Equalizer，图中未示出），均衡器EQ位于位线BL和参考位线/BL之间，用于提供均衡电压VEQ(Voltage of Equalizer)，以使得位线BL和参考位线/BL恢复至同一电位，通过位线选择器（图中未示出）选择执行读写操作的位线BL，以通过该条位线对存储单元110进行读写操作。

另外，如图1所示，基于工艺制程的需要，在存储阵列的外围会设置至少一条因为质量不佳遗留的位线，该类位线由于既不能读也不能写，因此称为伪位线Dummy BL108，与Dummy BL108相连有伪存储单元110，由于伪位线Dummy BL108与处于存储器边缘的可读写位线BL临近，因此如果BL和Dummy BL之间存在工艺缺陷，在数据读取过程中Dummy BL108会对1040（BL0）造成干扰，导致数据读取结果不准确。

参照图2，本公开的实施例提供的一种存储器的工艺缺陷筛选方案，应用于存储器，存储器包括目标存储单元，目标存储单元连接有目标位线和目标字线，目标位线相邻设置有伪位线，目标位线为与伪位线相邻的可读写位线，工艺缺陷筛选方法包括：

步骤S202，对目标存储单元和伪位线进行电荷预处理。

其中，多个存储单元构成存储器阵列，伪位线可以设置于存储器阵列的外围，相应地，与伪位线相邻设置的目标位线可以为设置在存储器阵列的边缘的位线，将与目标位线和目标字线均连接的存储单元，确定为目标存储单元。

对目标存储单元和伪位线进行电荷预处理，具体包括对目标存储单元的数据写入操作，以及对伪位线的电压配置操作。

步骤S204，使能目标字线，以使目标位线和目标存储单元之间进行电荷分享。

其中，使能目标字线，具体可以基于接收到的字线激活信号触发，基于字线激活信号，将目标字线的电压由字线关闭电压拉高至字线开启电压/>，目标存储单元包括晶体管和存储电容，通过使能目标字线，使晶体管导通，使目标位线和存储电容之间连通，进而使目标位线和存储电容之间进行电荷分享。

步骤S206，控制电荷分享维持指定时长，指定时长大于参考时长，参考时长为存储器在未进行直流应力测试的工况下电荷分享的基准时长。其中，若目标位线和伪位线之间存在漏电路径，则产生对电荷分享的漏电干扰，进而导致目标位线和伪位线之间的电荷转移，而电荷的转移，会导致原本被拉低的目标位线的电压被拉高，或原本被拉高的目标位线的电压被拉低，上述现象可称为漏电干扰。

另外，控制电荷分享的时长持续指定时长，通过将指定时长配置为大于参考时长，参考时长具体为在未进行直流应力测试，并且在未产生漏电干扰时从目标字线使能至参考位线的电压开始变化经过的基准时长，而基准时长则可以认为是在确定没有电荷干扰的工况下，从使能目标字线至使能灵敏放大器所使用的时长，而该时长基于数据读写过程中的经验值确定。

基准时长具体为信号发展时间（Signal Develpoment Time，SDT），SDT=tWL+CS+CSMR，其中，tWL为目标字线的开启时长，即目标字线的电压从字线关闭电压拉高至字线开启电压/>的过程，CS（Charge sharing）为主要电荷分享时长，CSMR（Charge sharingmargin range）为电荷分享边缘时长。

作为一种实施方式，SDT=6.5ns。

通过将指定时长配置为大于参考时长，以与存储器正常的运行工况相比，延长电荷分享的时长，通过延长电荷分享的时长，能够扩大漏电干扰的干扰效应，通过延长电荷分享的时长，以延迟对电荷分享的结果的读取，即延迟灵敏放大器SA的开启。

另外，本领域的技术人员能够理解的是，控制电荷分享的参考时长应该限定在一个时长范围内，而指定时长为所限定的时长范围的下限值，指定时长虽然被配置为大于参考时长，但是如果指定时长被配置的过长，在没有漏电干扰的工况下，会导致由于分享的电荷量过大导致电荷分享的结果无法被正确读取，因此还需要合理的设置时长范围的上限值。

步骤S208，基于电荷分享的结果检测目标位线和伪位线之间是否存在漏电路径。

其中，如果存在漏电路径，通过维持指定时长的电荷分享，会导致电荷分享的结果与没有漏电路径时的结果不一致，因此通过得到的电荷分享的结果，可确定目标位线和伪位线之间是否存在漏电路径。

在该实施例中，在完成对目标存储单元和伪位线的电荷预处理操作后，使能目标字线，以使目标位线和目标存储单元之间开始进行电荷分享，通过配置大于参考时长的指定时长，以使电荷分享的时长持续指定时长，在电荷分享的过程中，如果目标位线和相邻的伪位线之间存在漏电路径，则基于漏电路径产生的漏电会对正常的电荷分享产生干扰，而指定时长的限定则会放大漏电干扰的效应，基于电荷分享的结果，即可确定目标位线和伪位线之间是否存在漏电路径，保证了对目标位线和伪位线之间的漏电路径筛选的可靠性和高效性，进而有利于提高对存储器的品质管控效果，以保证存储器的应用可靠性。

在本公开的一种示例性实施例中，如图3所示，基于电荷分享的结果检测目标位线和伪位线之间是否存在漏电路径包括：

步骤S302，当电荷分享的时长达到指定时长时，使能灵敏放大器，以对目标位线和参考位线之间电位差的放大结果进行读取，放大结果基于电荷分享的结果确定。

如图4所示，目标位线BL0和对应的参考位线/BL之间设置有灵敏放大器SA，在基于电荷分享使目标位线和参考位线之间产生电位差后，通过使能灵敏放大器SA，将电位差放大，并对放大结果进行读取，实现对目标存储单元中的数据的读取。

如图4所示，灵敏放大器的放大模块包括第一P型晶体管P1、第二P型晶体管P2、第三P型晶体管P3、第一N型晶体管N1、第二N型晶体管N2以及第三N型晶体管N3，在电荷分享阶段，灵敏放大器的放大模块与电源端断开，第三P型晶体管P3的栅极接收的SAP为高电平使能信号，第三N型晶体管N3的栅极接收的SAN为低电平使能信号。

通过使能灵敏放大器，使放大模块与电源端连通，进入感测放大阶段，在感测放大阶段，第三P型晶体管P3的栅极接收的SAP变为低电平使能信号，第三N型晶体管N3的栅极接收的SAN变为高电平使能信号，以进一步驱动目标位线BL0和参考位线/BL之间的电位差，形成更大的电位差。

如果在电荷分享的阶段产生基于漏电路径的漏电干扰，那么在基于灵敏放大器使能的感测放大阶段，灵敏放大器的放大模块检测到的电位差会由于小于感测阈值，导致对放大结果的读取失败，或由于漏电干扰将正电位差干扰至负电位差，导致对放大结果的读取失败。

进一步地，检测对放大结果的读取结果和目标存储单元的电荷预处理结果之间的一致性，基于一致性的检测结果确定目标位线和伪位线之间是否存在漏电路径，具体包括：

步骤S304，检测放大结果的读取结果是否与目标存储单元的电荷预处理结果一致。

其中，对放大结果的读取结果即对目标存储单元的读取结果，对目标存储单元的电荷预处理结果即对目标存储单元的写入数据的结果。

具体地，由于电荷干扰，会使原本被拉低的目标位线的电压被拉高，或原本会被拉高的目标位线的电压被拉低，进而导致目标位线和参考位线之间的电位差不能达到灵敏放大器的感测裕度，导致灵敏放大器对目标存储单元中的数据读取失败，或导致目标位线和参考位线之间的电位差由于电荷干扰被翻转，而导致灵敏放大器对目标存储单元中的数据读取与写入数据不一致而读取失败。

步骤S306，若一致，则确定目标位线和伪位线之间不存在漏电路径。

步骤S308，若不一致，则确定目标位线和伪位线之间存在漏电路径。

在该实施例中，在对电荷分享控制指定时长的基础上，通过基于灵敏放大器的使能，检测对目标位线和参考位线之间电位差放大结果的读取结果和目标存储单元的电荷预处理结果是否一致，来确定目标位线和伪位线之间是否存在漏电路径，以保证漏电路径筛选的可靠性。

在本公开的一种示例性实施例中，指定时长小于或等于临界时长，其中，临界时长基于灵敏放大器的最迟使能时刻确定，最迟使能时刻在未产生漏电干扰的工况下确定，并且存储器的状态为未经过直流应力测试DC Stress的状态。

指定时长小于或等于临界时长，即将临界时长确定为上述时长范围的上限值。

其中，灵敏放大器正常工作的最迟使能时刻指未产生漏电干扰的工况下，在该时刻使能灵敏放大器仍能对目标位线和参考位线之间电位差的放大结果进行正确读取，而如果晚于最迟使能时刻使能灵敏放大器，则会导致对放大结果的错误读取。

具体地，临界时长的确定可以通过在不同的时长下进行电荷分享测试得到。

在该实施例中，通过基于表征放大结果能被灵敏放大器正常读取的电荷分享的最迟使能时刻确定临界时长，以使电荷分享的指定时长被限定在大于参考时长并小于或等于临界时长的时间范围内，进而在尽量延迟使能灵敏放大器的同时，不会因为灵敏放大器的过迟使能导致对放大结果的读取错误，从而实现漏电干扰对电荷分享的最大化效应，进而保证灵敏放大器的读取错误是由目标位线和伪位线之间的漏电路径导致，以提高工艺缺陷筛选操作的准确性和可靠性。

如图5所示，在本公开的一种示例性实施例中，具体地，在对目标存储单元和伪位线进行电荷预处理之前，还包括：

步骤S502，对存储器执行多轮试运行，在每轮试运行中，控制电荷分享持续递进时长，以检测目标位线和参考位线之间的电位差，递进时长基于参考时长和每轮的累加时长确定。

其中，通过在存储器的试运行操作流程中检测目标存储单元、目标字线、目标位线和参考位线的电压变化曲线，以及使能灵敏放大器对目标位线和参考位线之间的电位差的放大结果的读取结果，即可得到目标位线和参考位线之间的电位差。

具体地，以SDT=6.5ns，每轮的累加时长=5ns为例，在下一轮试运行操作流程中，在上一轮用于电荷分享的递进时长的基础上再增加5ns，比如，第一轮试运行递进时长=6.5ns，第二轮运行递进时长=6.5ns+5ns，第三轮运行递进时长=6.5ns+5ns+5ns，……，直至检测到适于灵敏放大器正常工作的最大电位差时对应的递进时长。

步骤S504，基于对电位差的检测结果确定适于灵敏放大器正常工作的最大电位差。

其中，通过检测目标位线和对应的参考位线之间的电位差变化趋势，结合灵敏放大器的对电位差的放大结果的读取操作，确定在哪个电位差仍能够正确读取放大结果，以及在超过该电位差后读取操作失效，以将该对应的电位差确定为最大电位差。

步骤S506，将达到最大电位差时对应的递进时长确定为临界时长。

在该实施例中，最大电位差即仍能够被灵敏放大器正确读取的最大电位差，如果超过该最大电位差，则灵敏放大器的读取操作有可能报错，因此通过检测最大电位差，并在时序上确定与最大电位差对应的时间点，以确定最迟使能时刻，从而得到临界时长，在保证了灵敏放大器正常工作的工况下，能够尽量放大漏电干扰的干扰效果。

在本公开的一种示例性实施例中，步骤S202，对目标存储单元和伪位线进行电荷预处理的一种具体实现方式，包括：向目标存储单元写入数据，并在写入过程中，控制伪位线的电压维持在伪位线预充电压。

其中，伪位线预充电压可以直接采用位线预充电压配置。

如图6所示，目标存储单元中的晶体管的栅极G与存储单元的目标字线WL0连接，通过使能目标字线WL0，将目标字线的电压上拉至字线开启电压，目标字线上的电信号用于控制晶体管导通或截止，进而控制对存储电容C的访问。

另外，通过将伪位线的电压维持在位线预充电压，能够防止伪位线的电压影响数据写入。

在该实施例中，通过对存储器阵列的所有存储单元中均写入相同的数据，即存储器阵列的后一条字线所对应的存储单元中写入与前一条字线所对应的存储单元相同的数据，从而可以使与位线相连的LIO（Local IO，本地输入输出线）线上的数据保持一致，有利于降低相邻位线因为写入数据不同导致失效的概率，进而降低其它工艺缺陷对本公开中的伪位线失效筛选的干扰，以保证对伪位线失效测试检测的可靠性。

在本公开的一种示例性实施例中，步骤S202，对目标存储单元和伪位线进行电荷预处理的一种具体实现方式，还包括：对目标存储单元写入完毕，将伪位线的电压由伪位线预充电压调节至与写入数据相对应的对拉电压。

其中，对拉电压指在目标位线和伪位线之间存在漏电路径时，能够基于漏电路径对电荷分享产生干扰的伪位线电压，因此，若向目标存储单元写入低电平0，则对拉电压为第一电平电压，以在存在漏电路径的情况下由伪位线向目标位线漏电，若向目标存储单元写入高电平1，则对拉电压为第二电平电压，以在存在漏电路径的情况下由目标位线向伪位线漏电。

其中，第一电平电压为高电平电压，第二电平电压为低电平电压/>。

在该实施例中，在向目标存储单元中写入数据后，通过将伪位线的电压由伪位线预充电压调节至对拉电压，以在进入电荷分享阶段之前，为电荷分享中是否出现漏电干扰配置可靠的检测环境，以保证存在漏电路径的情况下，对漏电现象检测的可靠性。

在本公开的一种示例性实施例中，将伪位线的电压由伪位线预充电压调节至与写入数据相对应的对拉电压的一种实现方式，包括：对目标位线和参考位线进行预充电，以使目标位线和参考位线的电压均达到位线预充电压，根据写入数据将伪位线的电压由伪位线预充电压调节至对拉电压。

其中，通过预充电操作，使目标位线的电压和对应的参考位线的电压均达到位线预充电压。

其中，位线预充电压可以为1/2/> 。

在该实施例中，在进入电荷分享阶段之间，对目标位线和参考位线进行预充电操作，以在对数据进行读取之前，控制位线的电压处于稳定状态，并且在目标位线和参考位线的电压均达到位线预充电压时，触发对伪位线的电压的调节操作，以保证对对拉电压配置的时效性。

在本公开的一种示例性实施例中，根据写入数据将伪位线的电压由伪位线预充电压调节至对拉电压的一种实现方式，包括：若向目标存储单元写入0，将伪位线的电压由伪位线预充电压拉高至第一电平电压，即高电平电压，以作为对拉电压。

其中，若存在漏电路径，在指定时长内，基于第一电平电压产生将目标位线的电压拉高的漏电干扰。

在该实施例中，若向目标存储单元写入0，则写入后存储电容携带的电荷较少，在对目标位线进行预充电后，目标位线的电位高于存储电容的电位，因此在电荷分享阶段，如果没有漏电干扰，正电荷由目标位线向存储电容移动，目标位线的电位被拉低至小于位线预充电压，而为了得到电荷干扰的效应，则需要得到目标位线的电位被拉高至大于位线预充电压的效果，因此通过将对拉电压设置为高电位电压，以实现将目标位线的电压拉高的效果。

在本公开的一种示例性实施例中，基于一致性的检测结果确定目标位线和伪位线之间是否存在漏电路径包括：检测对放大结果的读取结果是否为0，在检测到放大结果的读取结果不为0时，确定读取结果和电荷预处理结果不一致，目标位线和伪位线之间存在漏电路径，在检测到放大结果的读取结果为0时，确定读取结果和电荷预处理结果一致，目标位线和伪位线之间不存在漏电路径。

具体地，若向目标存储单元写入0，则相应地将则将伪位线的电压拉到第一电平电压，作为对拉电压，进一步地，使能目标字线，以使目标位线和目标存储单元之间进行电荷分享，通过将电荷分享的时长设置为大于参考时长，并小于或等于临界时长的指定时长，以延长电荷分享时间，如果伪位线与目标位线之间存在漏电路径，由于漏电产生漏电干扰，导致目标位线与参考位线之间的电位差将低于灵敏放大器的感测裕度，此时使能灵敏放大器，则会导致对写入的0的读取失败。

在该实施例中，如果存在漏电路径，那么伪位线的高电位电压会将目标位线的电压拉高至大于位线的位线预充电压，这样灵敏放大器去读的放大结果为1，与写入的0不一致，如果不存在漏电路径，那么伪位线的高电位不会对目标位线的电压造成影响，目标位线的电压通过电荷分享被拉低，这样灵敏放大器去读的放大结果为0，与写入的0一致，基于上述检测结果即可检测到是否存在漏电路径，检测方式简单高效且可靠。

如图7所示，根据本公开的另一个实施例的存储器的工艺缺陷筛选方法，包括：

步骤S702，进入工艺缺陷筛选模式，向存储器的目标存储单元写入0，并在写入过程中，控制伪位线的电压维持在伪位线预充电压。

步骤S704，对目标位线和参考位线进行预充电，并将伪位线的电压由伪位线预充电压拉高至第一电平电压，作为0的对拉电压。

步骤S706，使能目标字线，使目标位线和目标存储单元之间进行电荷分享。

步骤S708，控制电荷分享的时长持续指定时长，指定时长大于参考时长，并小于或等于临界时长。

其中，若伪位线和目标位线之间存在漏电路径，则基于高电位电压伪位线上的正电荷会向目标位线转移。

另外，临界时长可根据前期的试运行操作流程try run制定，需要保证在没有检测到缺陷时，目标位线BL0的数据不因延迟灵敏放大器使能而产生读出错误。

步骤S710，使能灵敏放大器，以读取目标位线和对应的参考位线之间的电位差的放大结果。

步骤S712，如果放大结果的读取结果不为0，确定伪位线与目标位线之间具有漏电路径。

步骤S714，如果放大结果的读取结果为0，确定伪位线与目标位线之间不具有漏电路径。

图8示出了向目标存储单元写0的工况下，检测工艺缺陷的时序图。

其中，指字线关闭电压，/>指字线开启电压，/>指高电位电压，/>指位线预充电压，/>指低电位电压。

具体地，如图6和图8所示，在第一阶段，通过使能目标字线WL0，使目标字线的电压达到字线开启电压，使晶体管的源极S与漏极D之间导通，目标位线BL0上的电荷可以通过晶体管到达存储电容C，实现向目标存储单元写入0，如图8中的存储单元电平的曲线所示，目标位线BL0的电压被拉低至低电位电压，参考位线/BL的电压被拉高至高电位电压。

在第二阶段，对目标位线BL0和参考位线/BL进行预充电，以使目标位线BL0和参考位线/BL的电压达到位线预充电压，并且在第二阶段，将伪位线DBL的电压由伪位线预充电压/>拉高至高电位电压/>。

在第三阶段，即电荷分享阶段，通过使能目标字线WL0，进入电荷分享阶段，通过将电荷分享的时长延长至指定时长，如果伪位线DBL和目标位线BL0之间具有漏电路径L，在伪位线DBL的高电位电压的干扰下，目标位线BL0的电位由本应被拉低变为被拉高。

在第四阶段，即感应放大阶段，在第四阶段使能灵敏放大器SA，如图7所示，灵敏放大器将目标位线BL0和参考位线/BL之间的电位差放大，如果伪位线DBL和目标位线BL0之间具有漏电路径L，在伪位线DBL的影响下，目标位线BL0的电压被上拉至大于位线预充电压，使灵敏放大器SA最终读出的结果为1，导致与写入的0不一致，从而可以确定伪位线DBL和目标位线BL0之间具有漏电路径L。

在本公开的一种示例性实施例中，根据写入数据将伪位线的电压由伪位线预充电压调节至对拉电压的另一种实现方式，包括：若向目标存储单元写入1，将伪位线的电压由伪位线预充电压拉低至第二电平电压，即低电压电压，以作为对拉电压。

其中，若存在漏电路径，在指定时长内，基于第二电平电压产生将目标位线的电压拉低的漏电干扰。

在该实施例中，通过对存储器阵列的所有存储单元中均写入相同的数据，即存储器阵列的后一条字线所对应的存储单元中写入与前一条字线所对应的存储单元相同的数据1，从而可以使与位线BL相连的LIO线上的数据保持一致，有利于降低相邻位线因为写入数据不同导致失效的概率，进而降低其它失效对本公开中的伪位线失效测试的干扰，以保证对伪位线失效测试检测的可靠性。

在本公开的一种示例性实施例中，基于一致性的检测结果确定目标位线和伪位线之间是否存在漏电路径包括：检测对放大结果的读取结果是否为1，在检测到放大结果的读取结果不为1时，确定读取结果和电荷预处理结果不一致，目标位线和伪位线之间存在漏电路径；在检测到放大结果的读取结果为1时，确定读取结果和电荷预处理结果一致，目标位线和伪位线之间不存在漏电路径。

具体地，若向目标存储单元写入1，将则将伪位线的电压拉到第二电平电压，并使能目标字线，以使目标位线和目标存储单元之间进行电荷分享，通过将电荷分享的时长设置为大于参考时长，并小于或等于临界时长的指定时长，以延长电荷分享时间，如果伪位线与目标位线之间存在漏电路径，由于漏电产生漏电干扰，导致目标位线与参考位线之间的电位差将低于灵敏放大器的感测裕度，此时使能灵敏放大器，则会导致对写入的1的读取失败。

在该实施例中，如果存在漏电路径，那么伪位线的低电位电压会将目标位线的电压拉低至小于位线预充电压，这样灵敏放大器去读的放大结果可能为0，与写入的1不一致，如果不存在漏电路径，那么伪位线的低电位不会对目标位线的电压造成影响，目标位线的电压通过电荷分享被拉高，这样灵敏放大器去读的放大结果为1，与写入的1一致，基于上述检测结果即可检测到是否存在漏电路径，检测方式简单高效且可靠。

如图9所示，根据本公开的再一个实施例的存储器的工艺缺陷筛选方法，包括：

步骤S902，进入工艺缺陷筛选模式，向存储器的目标存储单元写入1，并在写入过程中，控制伪位线的电压维持在伪位线预充电压。

步骤S904，对目标位线和参考位线进行预充电，并将伪位线的电压由伪位线预充电压拉低至第二电平电压，作为1的对拉电压。

步骤S906，使能目标字线，使目标位线和目标存储单元之间进行电荷分享。

步骤S908，控制电荷分享的时长持续指定时长，指定时长大于参考时长，并小于或等于临界时长。

其中，若伪位线和目标位线之间存在漏电路径，则基于第二电平电压使目标位线上的正电荷会向伪位线转移。

步骤S910，使能灵敏放大器，以读取目标位线和对应的参考位线之间的电位差的放大结果。

步骤S912，如果放大结果的读取结果不为1，确定伪位线与目标位线之间具有漏电路径。

步骤S914，如果放大结果的读取结果为1，确定伪位线与目标位线之间不具有漏电路径。

图10示出了向目标存储单元写1的工况下，检测工艺缺陷的时序图。

其中，指字线关闭电压，/>指字线开启电压，/>指高电位电压，/>指位线预充电压，/>指低电位电压。

具体地，如图6和图10所示，在第一阶段，通过使能目标字线WL0，使目标字线的电压达到字线开启电压，使晶体管的源极S与漏极D之间导通，目标位线BL0上的电荷可以通过晶体管到达存储电容C，实现数据写入向目标存储单元写入1，如图10中的存储单元电平的曲线所示，目标位线BL0的电压被拉高至高电位电压/>，参考位线/BL的电压被拉低至低电位电压/>。

在第二阶段，对目标位线BL0和参考位线/BL进行预充电，以使目标位线BL0和参考位线/BL的电压达到位线预充电压，并且在第二阶段，将伪位线DBL的电压由伪位线预充电压拉低至低电位电压/>。

在第三阶段，即电荷分享阶段，通过使能目标字线WL0，进入电荷分享阶段，通过将电荷分享的时长延长至指定时长，如果伪位线DBL和目标位线BL0之间具有漏电路径L，在伪位线DBL的低电位电压的干扰下，目标位线BL0的电位由本应被拉高变为被拉低。

在第四阶段，即感应放大阶段，在第四阶段使能灵敏放大器SA，如图7所示，灵敏放大器将目标位线BL0和参考位线/BL之间的电位差放大，如果伪位线DBL和目标位线BL0之间具有漏电路径L，在伪位线DBL的影响下，目标位线BL0的电压被下拉至小于位线预充电压，使灵敏放大器SA最终读出的结果为0，与写入的1不一致，从而可以确定伪位线DBL和目标位线BL0之间具有漏电路径L。

在本公开的一种示例性实施例中，在对目标存储单元和伪位线进行电荷预处理之前，还包括：对目标存储单元执行直流应力测试，以对经过直流应力测试的目标存储单元执行电荷预处理。

其中，直流应力测试指对存储单元执行的直流应力测试，通过向存储器的存储单元输入直流信号，以实现对存储器的可靠性测试，在可靠性测试完毕后，需要将基于可靠性测试暴露的失效现象检测出来，而基于上述的工艺缺陷筛选，即可检测出目标位线和伪位线之间是否存在漏电路径。

具体地，直流应力测试包括存储器中的位线的应力测试，包括：进入测试模式，将偶数位线的电压拉至第二电平电压，将奇数位线的电压拉至第一电平电压/>，将偶数伪位线的电压拉至第二电平电压/>，将奇数伪位线的电压拉至第一电平电压/>，在经过上述的直流应力测试后，对相邻的伪位线和目标位线之间是否出现工艺缺陷，即漏电路径进行筛选，筛选的方式即为在向目标存储单元写入数据后，使能目标存储单元的目标字线WL0，对拉伪位线Dummy BL的电压，延长电荷分享时间后，使能灵敏放大器SA。

需要注意的是，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

所属技术领域的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式（包括固件、微代码等），或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。

下面参照图11来描述根据本发明的这种实施方式的存储器的工艺缺陷筛选装置1100。图11所示的存储器的工艺缺陷筛选装置1100仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制，工艺缺陷筛选装置1100可以用于执行本公开上述的数据处理方法。对于本公开装置实施例中未披露的细节，请参照本公开上述的数据处理方法的实施例。

存储器的工艺缺陷筛选装置1100以硬件模块的形式表现。存储器的工艺缺陷筛选装置1100的组件可以包括但不限于：预处理模块1102，用于对目标存储单元和伪位线进行电荷预处理；使能模块1104，用于使能目标字线，以使目标位线和目标存储单元之间进行电荷分享；控制模块1106，用于控制电荷分享维持指定时长；检测模块1108，用于基于电荷分享的结果检测目标位线和伪位线之间是否存在漏电路径；其中，指定时长大于参考时长，参考时长为存储器在未进行直流应力测试的工况下电荷分享的基准时长。

其中，预处理模块1102具体包括IO接口、行地址缓冲器、行解码器、列地址缓冲器和列解码器（图中未示出），通过IO接口接收目标存储单元的行地址信号RAS和列地址信号CAS，并分别将行地址信号RAS送入行地址缓冲器，将列地址信号CAS送入列地址缓冲器，以实现对目标存储单元的寻址，然后通过IO接口上的电势变化和目标存储单元中的晶体管的打开，控制存储电容的电势变化，实现对0或1的写入。

预处理模块1102还可以包括位线预充电电路，在写入过程中，通过位线预充电电路将伪位线的电压维持在伪位线预充电压，并在向目标存储单元写入完毕，将伪位线的电压由伪位线预充电压调节至与写入数据相对应的对拉电压。

使能模块1104可以包括控制电路，用于生成目标字线的使能信号。

控制模块1106可以包括控制电路，用于确定生成灵敏放大器的使能信号的时刻，并生成灵敏放大器的使能信号。

检测模块1008可以包括灵敏放大器和控制电路，灵敏放大器通过将目标位线和参考位线之间的电位差信号进行感测放大，得到对放大结果的读取结果，控制电路用于将读取结果和写入数据进行比较，得到检测结果。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的更多单元的特征和功能可以在一个单元中具体化。反之，上文描述的一个单元的特征和功能可以进一步划分为由多个单元来具体化。

其中，控制电路可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)，或其它合适处理器。

更具体地，控制电路可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集组合的处理器。控制电路还可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器，等等。控制电路经配置以执行用于执行本文中所论述的操作及步骤的指令。

根据本公开的一个实施例的存储器，包括存储器阵列以及围绕存储器阵列设置在外围，并与存储器阵列并排的多个伪存储单元，伪存储单元对应设置有伪位线，伪位线和目标位线之间的缺陷筛选采用上述实施例的存储器的工艺缺陷筛选方法进行检测。

其中，存储器可包含不同类型的非易失性存储器装置及/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置)可(但不限于)随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)。

下面参考图12，其示出了适于用来实现本公开实施例的电子设备1200的结构示意图。图12示出的电子设备1200仅是一个示例，不应对本公开实施例的功能和使用范围带来任何限制。

如图12所示，电子设备1200包括中央处理单元（CPU）1201，其可以根据存储在只读存储器（ROM）1202中的程序或者从存储部分1208加载到随机访问存储器（RAM）1203中的程序而执行各种适当的动作和处理。在RAM 1203中，还存储有系统操作所需的各种程序和数据。CPU 1201、ROM 1202以及RAM 1203通过总线1204彼此相连。输入/输出（I/O）接口12012也连接至总线1204。

以下部件连接至I/O接口1205：包括键盘、鼠标等的输入部分1206；包括诸如阴极射线管（CRT）、液晶显示器（LCD）等以及扬声器等的输出部分1207；包括硬盘等的存储部分1208；以及包括诸如LAN卡、调制解调器等的网络接口卡的通信部分1209。通信部分1209经由诸如因特网的网络执行通信处理。驱动器1210也根据需要连接至I/O接口1205。可拆卸介质1211，诸如磁盘、光盘、磁光盘、半导体存储器等等，根据需要安装在驱动器1210上，以便于从其上读出的计算机程序根据需要被安装入存储部分1208。

作为另一方面，本申请还提供了一种计算机可读介质，该计算机可读介质可以是上述实施例中描述的电子设备中所包含的；也可以是单独存在，而未装配入该电子设备中。上述计算机可读介质承载有一个或者多个程序，当上述一个或者多个程序被一个该电子设备执行时，使得该电子设备实现如上述实施例中的存储器的工艺缺陷筛选。

例如，电子设备1200可以实现如图2中所示的：步骤202，对目标存储单元和伪位线进行电荷预处理；步骤S204，使能目标字线，以使目标位线和目标存储单元之间进行电荷分享；步骤206，控制电荷分享维持指定时长，其中，指定时长大于参考时长，参考时长为存储器在未进行直流应力测试的工况下电荷分享的基准时长；步骤208，基于电荷分享的结果检测目标位线和伪位线之间是否存在漏电路径。

特别地，根据本公开的实施例，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本公开的实施例包括一种计算机程序产品，其包括承载在计算机可读介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。在这样的实施例中，该计算机程序可以通过通信部分从网络上被下载和安装，和/或从可拆卸介质被安装。在该计算机程序被中央处理单元（CPU）执行时，执行本申请的系统中限定的上述功能。

需要说明的是，本公开所示的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器（RAM）、只读存储器（ROM）、可擦式可编程只读存储器（EPROM或闪存）、光纤、便携式紧凑磁盘只读存储器（CD-ROM）、光存储器件、磁存储器件、或者上述的任意合适的组合。在本公开中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。而在本公开中，计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：无线、电线、光缆、RF等等，或者上述的任意合适的组合。

附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，上述模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图或流程图中的每个方框、以及框图或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

描述于本公开实施例中所涉及到的单元可以通过软件的方式实现，也可以通过硬件的方式来实现，所描述的单元也可以设置在处理器中。其中，这些单元的名称在某种情况下并不构成对该单元本身的限定。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。 此外，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质（可以是CD-ROM，U盘，移动硬盘等）中或网络上，包括若干指令以使得一台计算设备（可以是个人计算机、服务器、移动终端、或者网络设备等）执行根据本公开实施方式的方法。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (10)

1.一种存储器的工艺缺陷筛选方法，其特征在于，所述存储器包括目标存储单元，所述目标存储单元连接有目标位线和目标字线，所述目标位线相邻设置有伪位线，所述工艺缺陷筛选方法包括：

对所述目标存储单元和所述伪位线进行电荷预处理；

使能所述目标字线，以使所述目标位线和所述目标存储单元之间进行电荷分享；

控制所述电荷分享维持指定时长；

基于所述电荷分享的结果检测所述目标位线和所述伪位线之间是否存在漏电路径；

其中，所述指定时长大于参考时长，所述参考时长为所述存储器在未进行直流应力测试的工况下所述电荷分享的基准时长。

2.根据权利要求1所述的存储器的工艺缺陷筛选方法，其特征在于，所述目标位线和对应的参考位线之间设置有灵敏放大器，基于所述电荷分享的结果检测所述目标位线和所述伪位线之间是否存在漏电路径，包括：

当所述电荷分享的时长达到所述指定时长时，使能所述灵敏放大器，以对所述目标位线和所述参考位线之间电位差的放大结果进行读取，所述放大结果基于所述电荷分享的结果确定；

检测所述放大结果的读取结果和所述目标存储单元的电荷预处理结果之间的一致性，基于所述一致性的检测结果确定所述目标位线和所述伪位线之间是否存在所述漏电路径。

3.根据权利要求2所述的存储器的工艺缺陷筛选方法，其特征在于，所述指定时长小于或等于临界时长，所述临界时长在所述存储器未进行所述直流应力测试的工况下确定；

其中，所述方法还包括：

对所述存储器执行多轮试运行，在每轮试运行中，控制所述电荷分享持续递进时长，以检测所述目标位线和所述参考位线之间的电位差，所述递进时长基于所述参考时长和每轮的累加时长确定；

基于所述电位差的检测结果确定适于所述灵敏放大器正常工作的最大电位差；

将达到所述最大电位差时对应的所述递进时长确定为所述临界时长。

4.根据权利要求2所述的存储器的工艺缺陷筛选方法，其特征在于，对所述目标存储单元和所述伪位线进行电荷预处理，包括：

向所述目标存储单元写入数据，并在写入过程中，控制所述伪位线的电压维持在伪位线预充电压；

对所述目标存储单元写入完毕，对所述目标位线和所述参考位线进行预充电，并根据写入数据将所述伪位线的电压由所述伪位线预充电压调节至对拉电压。

5.根据权利要求4所述的存储器的工艺缺陷筛选方法，其特征在于，根据写入数据将所述伪位线的电压由所述伪位线预充电压调节至对拉电压，包括：

若向所述目标存储单元写入0，将所述伪位线的电压由所述伪位线预充电压拉高至第一电平电压，以作为所述对拉电压；

基于所述一致性的检测结果确定所述目标位线和所述伪位线之间是否存在所述漏电路径，包括：

在检测到所述放大结果的读取结果不为0时，确定所述读取结果和所述电荷预处理结果不一致，所述目标位线和所述伪位线之间存在所述漏电路径；

在检测到所述放大结果的读取结果为0时，确定所述读取结果和所述电荷预处理结果一致，所述目标位线和所述伪位线之间不存在所述漏电路径。

6.根据权利要求4所述的存储器的工艺缺陷筛选方法，其特征在于，根据写入数据将所述伪位线的电压由所述伪位线预充电压调节至对拉电压，包括：

若向所述目标存储单元写入1，将所述伪位线的电压由所述伪位线预充电压拉低至第二电平电压，以作为所述对拉电压；

基于对所述一致性的检测结果确定所述目标位线和所述伪位线之间是否存在所述漏电路径，包括：

在检测到所述放大结果的读取结果不为1时，确定所述读取结果和所述电荷预处理结果不一致，所述目标位线和所述伪位线之间存在所述漏电路径；

在检测到所述放大结果的读取结果为1时，确定所述读取结果和所述电荷预处理结果一致，所述目标位线和所述伪位线之间不存在所述漏电路径。

7.根据权利要求1至6中任一项所述的存储器的工艺缺陷筛选方法，其特征在于，在对所述目标存储单元和所述伪位线进行电荷预处理之前，还包括：

对所述目标存储单元执行直流应力测试，以对经过直流应力测试的所述目标存储单元进行所述电荷预处理。

8.一种存储器的工艺缺陷筛选装置，其特征在于，所述存储器包括目标存储单元，所述目标存储单元连接有目标位线和目标字线，所述目标位线相邻设置有伪位线，所述工艺缺陷筛选装置包括：

预处理模块，用于对所述目标存储单元和所述伪位线进行电荷预处理；

使能模块，用于使能所述目标字线，以使所述目标位线和所述目标存储单元之间进行电荷分享；

控制模块，用于控制所述电荷分享维持指定时长；

检测模块，用于基于所述电荷分享的结果检测所述目标位线和所述伪位线之间是否存在漏电路径；

其中，所述指定时长大于参考时长，所述参考时长为所述存储器在未进行直流应力测试的工况下所述电荷分享的基准时长。

9. 一种电子设备，其特征在于，包括：

处理器；以及

存储器，用于存储所述处理器的可执行指令；

其中，所述处理器配置为经由执行所述可执行指令来执行权利要求1～7中任意一项所述的存储器的工艺缺陷筛选方法。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1～7中任意一项所述的存储器的工艺缺陷筛选方法。