KR100298451B1 - 2포트 에스램회로 - Google Patents
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Abstract
회로를 간단히 구성하여서 레이아웃 면적을 줄이며, 동작속도를 빠르게 할 수 있는 2포트 에스램회로를 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 본 발명 2포트 에스램회로는 싱글 리드비트라인(RBIT)을 풀업시키기 위해 제 1 모스트랜지스터로 구성된 비트라인 등화부, 리드워드라인에의해 리드동작을 억세스하는 제 2 모스트랜지스터로 구성된 리드 억세스부와, 라이트워드라인에의해 라이트동작을 억세스하는 제 3, 제 4 모스트랜지스터로 구성된 라이트 억세스부와, 리드와 라이트 동작시 래치동작을 하는 제 5 내지 제 9 모스트랜지스터로 구성된 래치부와, 상기 싱글 리드비트라인 데이타를 증폭시키기 위한 제 10 모스트랜지스터로 구성된 메모리셀부, 상기 싱글 리드비트라인의 데이터를 데이터라인에 전송하기 위한 제 11 모스트랜지스터로 구성된 칼럼선택부와, 상기 칼럼선택부의 데이터를 반전하여 출력하기 위한 인버터를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체메모리에 대한 것으로, 특히 2포트 에스램회로에 관한 것이다.
첨부 도면을 참조하여 종래 2포트 에스램회로에 대하여 설명하면 다음과 같다.
도 1은 종래 2포트 에스램을 나타낸 회로도이고, 도 2는 종래 2포트 에스램의 동작설명도이다.
종래 2포트 에스램회로는 도 1에 도시한 바와 같이 리드비트라인과 리드비트바라인을 등화시키기 위한 비트라인 등화부(1)와, 리드 포트(Port)와 라이트 포트가 독립적으로 존재하며 리드 억세스를 하는 리드억세스부와 라이트 억세스를 하는 라이트억세스부와 데이터를 래치하는 래치부로 구성된 메모리셀부(2)와, 칼럼방향의 리드비트라인과 리드비트바라인을 선택하여 그 데이터를 전송하기 위한 칼럼선택부(3)와, 상기 칼럼선택부(3)를 통하여 전송된 리드비트라인과 리드비트바라인의 데이터를 등화시키는 데이터라인 등화부(4)와, 상기 칼럼선택부(3)를 통해서 데이터라인과 데이터바라인에 전송된 데이터를 증폭하여 센싱하는 센스앰프(5)로 구성되었다.
여기서 비트라인 등화부(1)는 리드비트라인에 연결된 제 1 피모스트랜지스터(MP1)와 리드비트바라인에 연결된 제 2 피모스트랜지스터(MP2)와 상기 리드비트라인과 리드비트바라인을 연결하는 제 3 피모스트랜지스터(MP3)로 구성되었고, 각각의 게이트가 BPUEQN단자와 연결되어 있다.
그리고 래치부는 각각 제 4, 제 5 피모스트랜지스터(MP4,MP5)와 제 1, 제 2 앤모스트랜지스터(MN1,MN2)로 구성되었고, 상기 리드억세스부와 라이트억세스부는 각각 제 3 내지 제 6 앤모스트랜지스터로 구성되었다.
그리고 칼럼선택부(4)는 칼럼선택신호를 받아서 동작하고 각각 리드비트라인과 리드비트바라인에 연결된 제 6, 제 7 피모스트랜지스터(MP6,MP7)로 구성되었다.
그리고 데이터라인 등화부(4)는 상기 비트라인 등화부(1)와 동일한 구성을 갖는 제 8내지 제 10 피모스트랜지스터로 구성되었다.
상기와 같이 구성된 종래 2포트 에스램회로의 동작에 대하여 설명하면 다음과 같다.
라이트동작은 이미 완료된 상태(노드1(N1)에는 '하이(high)'데이타 저장, 노드2(N2)에는 '로우(low)'데이타 저장)하고 가정할 때 리드동작을 설명하면 다음과 같다.
도 2에 도시한 바와 같이 BPUEQN가 '하이'에서 '로우(low)'로 바뀌면 제 1, 제 2 피모스트랜지스터(PM1,PM2)를 통하여 리드비트(RBIT)라인과 리드비트바(RBITB)라인이 VCC레벨로 차아지업(Charge up)된다. 이후에 제 3 피모스트랜지스터(MP3)를 통해서 리드비트라인과 리드비트바라인이 동등한 레벨이 된다.
또한 상기 비트라인 등화부(1)와 동일하게 제 8 내지 제 10 피모스트랜지스터를 통해서 데이터(DATA)라인과 데이터바(DATAB)라인도 동등한 레벨을 나타낸다.
이후에 BPUEQN가 '로우'에서 '하이'신호로 바뀌고 RWL이 '로우'에서 '하이'로 바뀌면 제 3, 제 4 앤모스트랜지스터가 온되고 제 1 내지 제 3 피모스트랜지스터와 제 8 내지 제 10 피모스트랜지스터가 턴오프되므로 리드비트(RBIT)라인과 리드비트바(RBITB)라인 및 데이터(DATA)라인과 데이터바(DATAB)라인이 VCC레벨로 차아지업(Charge up)된다.
이때 노드2(N2)의 전위는 VCC 레벨을 나타내고 있으므로 리드비트라인과 동일전위를 나타내므로 비트라인의 전위변화는 없다.
이에비해서 노드1(N1)은 '로우'레벨을 나타내고 있으므로 리드비트바라인의 전위는 방전되므로 전위가 내려가게 된다.
그리고 이때 COLUMN이 '로우'상태이면 리드비트(RBIT)라인과 리드비트바(RBITB)라인의 전위가 데이터(DATA)라인과 데이터바(DATAB)라인에 전달된다.
이와 같이 전달된 전위는 센스앰프(5)에 의해 증폭되어서 출력단(OUTPUT)으로 출력이 이루어진다.
상기와 같이 종래 2포트 에스램회로는 다음과 같은 문제가 있다.
리드 포트와 라이트 포트가 독립적으로 존재하므로 2 포트 에스램에서 비트라인의 수가 많아지므로 회로가 복잡해지고 이에 따라서 레이아웃 면적이 커진다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 회로를 간단히 구성하여서 레이아웃 면적을 줄이며, 동작속도를 빠르게 할 수 있는 2포트 에스램회로를 제공하는 데 그 목적이 있다.
도 1은 종래 2포트 에스램을 나타낸 회로도
도 2는 종래 2포트 에스램의 동작설명도
도 3은 본 발명 2포트 에스램을 나타낸 회로도
도 4는 본 발명 2포트 에스램의 동작설명도
도면의 주요 부분에 대한 부호의 설명
31: 비트라인 등화부 32: 에스램셀부
33: 칼럼선택부 34: 인버터
상기와 같은 목적을 달성하기 위한 본 발명 2포트 에스램회로는 싱글 리드비트라인(RBIT)을 풀업시키기 위해 제 1 모스트랜지스터로 구성된 비트라인 등화부, 리드워드라인에의해 리드동작을 억세스하는 제 2 모스트랜지스터로 구성된 리드 억세스부와, 라이트워드라인에의해 라이트동작을 억세스하는 제 3, 제 4 모스트랜지스터로 구성된 라이트 억세스부와, 리드와 라이트 동작시 래치동작을 하는 제 5 내지 제 9 모스트랜지스터로 구성된 래치부와, 상기 싱글 리드비트라인 데이타를 증폭시키기 위한 제 10 모스트랜지스터로 구성된 메모리셀부, 상기 싱글 리드비트라인의 데이터를 데이터라인에 전송하기 위한 제 11 모스트랜지스터로 구성된 칼럼선택부와, 상기 칼럼선택부의 데이터를 반전하여 출력하기 위한 인버터를 포함하여 구성됨을 특징으로 한다.
2포트 에스램은 리드동작과 라이트동작을 위한 포트가 독립적으로 존재한다.
첨부 도면을 참조하여 본 발명 2포트 에스램회로에 대하여 설명하면 다음과 같다.
도 3은 본 발명 2포트 에스램을 나타낸 회로도이고, 도 4는 본 발명 2포트 에스램의 동작설명도이다.
본 발명 2포트 에스램회로는 도 3에 도시한 바와 같이 리드동작시에 비트라인을 전원전압(VCC)레벨로 차아징시키기 위한 제 1 피모스트랜지스터(MP1)로 구성된 비트라인 등화부(31), 데이터를 저장하는 에스램셀부(32)와, 상기 에스램셀부의 비트라인의 정보를 전달해 주기 위한 제 4 피모스트랜지스터(MP4)로 구성된 칼럼선택부(33)와, 칼럼선택부(33)를 통하여 전달된 에스램셀의 신호를 반전하여 출력하는 인버터(34)로 구성된다.
여기서 에스램셀부(32)는 상기 비트라인 등화부(31)에 연결된 리드비트라인(RBIT:Read Bit line)과, 데이터를 래치하기 위해 제 2, 제 3 피모스 트랜지스터(MP2,MP3) 및 제 1, 제 2 앤모스트랜지스터(MN1,MN2)로 구성된 래치부와, 라이트(Write)동작을 억세스(Acess)하는 제 3, 제 4 앤모스트랜지스터(MN3,MN4)와, 리드동작을 억세스하는 제 5, 제 6 앤모스트랜지스터(MN5,MN6)로 구성된다.
이때 비트라인은 리드비트라인 하나로 구성하므로 리드 억세스 동작을 위한 트랜지스터도 제 2 노드(N2)와 연결된 하나의 제 5 앤모스트랜지스터(MN5)만으로 구성하고 칼럼선택을 위한 트랜지스터도 제 4 피모스트랜지스터(MP4)의 하나로 구성된다.
상기와 같은 구성을 갖는 본 발명 2포트 에스램회로의 동작에 대하여 설명하면 다음과 같다.
라이트동작은 이미 완료된 상태(노드1(N1)에는 '하이(high)'데이타 저장, 노드2(N2)에는 '로우(low)'데이타 저장)라고 가정하고 리드동작을 설명하면 다음과 같다.
BPUEQN단자로 '로우' 펄스가 들어오면 제 1 피모스트랜지스터를 통하여 리드 비트라인(RBIT:Read Bit line)은 '하이'로 차아징된다. 이때 리드워드라인(RWL:Read Word Line)에 하이전압을 인가하여 인에이블시키면 노드2의 '하이' 전위가 제 5 앤모스트랜지스터(MN5)를 통하여 노드3에 전달되고, 이에 따라서 제 6 앤모스트랜지스터(MN6)를 통하여 리드 비트라인(RBIT:Read Bit line)의 전위가 '로우'로 떨어진다. 그리고 이때 칼럼(Column)단자로 '로우' 전위가 들어오면 리드 비트라인(RBIT:Read Bit line)의 '로우'전위가 데이터 라인에 전달되고 인버터(34)를 통하여 출력단(OUTPUT)으로 '하이'전위가 출력된다.
상기와 같은 본 발명 2포트 에스램회로는 다음과 같은 효과가 있다.
첫째, 비트라인을 리드비트라인만으로 구성하여 에스램셀에 저장된 데이터를 센싱할 수 있으므로 비트라인의 수를 줄일 수 있고 이에따라서 한 개의 비트라인 풀업트랜지스터와 한 개의 칼럼트랜지스터만으로 회로를 구성할 수 있다. 그리고 제 6 앤모스트랜지스터로 에스램셀부의 정보를 한 번 증폭시킨 후 출력하므로 센스앰프가 필요하지 않다. 따라서 전체적인 레이아웃 면적을 줄일 수 있다.
둘째, 리드워드라인 억세스트랜지스터도 1개로 줄일 수 있으므로 워드라인의 총캐패시터가 절반으로 줄어들어서 워드라인의 억세스시간을 빠르게 할 수 있다.
Claims (3)
- 싱글 리드비트라인(RBIT)을 풀업시키기 위해 제 1 모스트랜지스터로 구성된 비트라인 등화부,리드워드라인에의해 리드동작을 억세스하는 제 2 모스트랜지스터로 구성된 리드 억세스부와, 라이트워드라인에의해 라이트동작을 억세스하는 제 3, 제 4 모스트랜지스터로 구성된 라이트 억세스부와, 리드와 라이트 동작시 래치동작을 하는 제 5 내지 제 9 모스트랜지스터로 구성된 래치부와, 상기 싱글 리드비트라인 데이타를 증폭시키기 위한 제 10 모스트랜지스터로 구성된 메모리셀부,상기 싱글 리드비트라인의 데이터를 데이터라인에 전송하기 위한 제 11 모스트랜지스터로 구성된 칼럼선택부와,상기 칼럼선택부의 데이터를 반전하여 출력하기 위한 인버터를 포함하여 구성됨을 특징으로 하는 2포트 에스램회로.
- 제 1 항에 있어서, 상기 제 1, 제 5, 제 6, 제 11 모스트랜지스터는 피타입(P-type)으로 구성됨을 특징으로 하는 2포트 에스램회로.
- 제 1 항에 있어서, 상기 2 내지 제 4 모스트랜지스터와 제 7 내지 제 10 모스트랜지스터는 앤타입(N-Type)으로 구성됨을 특징으로 하는 2포트 에스램회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049286A KR100298451B1 (ko) | 1998-11-17 | 1998-11-17 | 2포트 에스램회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049286A KR100298451B1 (ko) | 1998-11-17 | 1998-11-17 | 2포트 에스램회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000032732A KR20000032732A (ko) | 2000-06-15 |
| KR100298451B1 true KR100298451B1 (ko) | 2001-08-07 |
Family
ID=19558667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980049286A KR100298451B1 (ko) | 1998-11-17 | 1998-11-17 | 2포트 에스램회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100298451B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04205787A (ja) * | 1990-11-29 | 1992-07-27 | Seiko Epson Corp | マルチポートメモリ |
-
1998
- 1998-11-17 KR KR1019980049286A patent/KR100298451B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04205787A (ja) * | 1990-11-29 | 1992-07-27 | Seiko Epson Corp | マルチポートメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000032732A (ko) | 2000-06-15 |
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