KR100209339B1 - 반도체 메모리 장치의 라이트 드라이버 회로 - Google Patents

Abstract

고집적 구조의 메모리에서 개선된 데이타 라이트 동작을 제공하기 위하여 개시된 반도체 메모리 장치의 라이트 드라이버 회로는, 라이트 모드에서 입력되는 상보레벨의 데이타를 각기 수신 및 차동적으로 증폭하는 차동증폭부와, 상기 차동증폭부의 두 출력을 각기 소오스단자를 통해 데이타 라인 쌍에 제공하는 소오스 폴로워부를 구비하여, 상기 데이타 라인 쌍간에 나타나는 전압레벨의 스윙폭을 메모리 셀을 라이트할 수 있는 최소의 스윙폭만큼으로 제공되게 함에 의해 상기 라이트모드 이후의 동작에의 전환이 풀 스윙에 비해 빠르게 되도록 하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 라이트 드라이버 회로{WRITE DRIVER CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치의 라이트 드라이버 회로에 관한 것으로, 특히 고속 에스램등과 같은 메모리에 적합한 라이트 드라이버 회로에 관한 것이다.

최근에, 메모리 칩의 고집적화 및 고속화의 요구에 따라 고속 에스램등에 탑재되는 씨모오스 소자의 사이즈는 점점 더 줄어드는 실정이다. 이에 따라 주변회로 및 디코딩단에서의 동작 스피드 문제, 그리고 코아블럭에서의 리드 및 라이트 동작시 비트라인 스윙마진, 셀 데이타의 안정성 및 등화의 속도문제등이 고려되어야 한다. 상기한 문제들중 특히, 비트라인의 등화의 속도문제는 고집적화 및 고속화된 메모리에서 더욱 심각해진다. 왜냐하면, 고집적화된 제품일 수록 비트라인 로딩이 커서 비트라인 쌍의 라이징 및 폴링 타임이 증가하기 때문이다. 이러한 타임의 증가는 결국 고속화에 제한적인 요소로 작용한다.

상기한 타임의 증가를 해결하기 위해, 4개의 트랜지스터로 구성된 메모리 셀을 채용하는 반도체 메모리에서 라이트 모드시 비트라인의 스윙폭을 줄이게 되면 셀의 데이타 안정성 문제가 발생한다. 즉, 4개의 트랜지스터로 구성된 메모리 셀에서는 폴리로된 부하저항을 통상적으로 가지는데, 이 경우 무조건 스윙폭을 줄이게 되면 데이타의 레벨이 미약하여 메모리 셀이 저장할 데이타를 정확히 라이트할 수 없게 되는 것이다. 이와같이, 비트라인 등화의 속도문제는 데이타의 안정성 문제 때문에 제한을 받게 되는데, 이를 해결할 필요가 있다.

그러면, 종래에는 어떠한 메모리구조에서 어떠한 라이트 드라이버를 채용하여 라이트 동작을 수행하였는 가를 보다 구체적으로 설명하기 위해, 도 1의 일부 및 도 3, 그리고 도 5를 참조하기로 한다.

통상적으로, 스태이틱 램등과 같은 휘발성 반도체 메모리에서 메모리 셀에 저장된 데이타를 리드 및 라이트하기 위한 스킴은 저항 10,11을 제외하고서 도 1과 같은 구조를 취하고 있다. 도 1에 있어서, 참조번호 4는 비트라인쌍 BL,BLB을 등화하기 위한 등화부를 나타내고, 또한, 참조번호 5,6은 메모리 셀들을 가리킨다. 참조번호 12,13은 칼럼 디코딩 신호에 응답하여 상기 비트라인쌍 BL,BLB에 각기 나타나는 데이타의 레벨을 데이타 라인쌍 DL,DLB으로 전송하기 위한 전송 게이트들이다. 센스앰프 120는 워드라인들중 WL1-n에서 특정한 워드라인이 선택된 이후에, 상기 비트라인쌍 BL,BLB에 각기 나타나는 데이타의 레벨을 상기 전송 게이트들 8,9을 통해 입력신호들로서 수신하고, 이를 감지증폭하여 출력신호 SAS, SASB를 출력으로서 생성한다. 상기 메모리 셀은 상기한 설명대로 4개의 트랜지스터를 내부적으로 구비하며 폴리실리콘으로 된 부하저항을 가진다.

상기 도 1에서, 종래기술에서, 라이트 용 데이타를 외부로부터 수신하여 비트라인쌍을 통해 선택된 메모리 셀에 저장시키기 위한 라이트 드라이버 100의 구조는 도 3에 도시된다. 또한, 도 5에는 이에 따른 동작 타이밍도가 나타나 있다. 인버터 IN1, 노아 게이트 NOR1,2, 피 및 엔채널 트랜지스터 P1,2, N1,2로 구성된 상기 라이트 드라이버 100는 라이트 드라이버 제어신호 PWD, 서로 상보레벨의 라이트 데이타 DI, DIB를 수신하여 증폭된 레벨의 상보 라이트 레벨들을 데이타 라인쌍 DL,DLB을 통해 출력한다. 상기 도 3의 라이트 드라이버 100는 상기 메모리 셀이 4트랜지스터로 구성되어 있기에 출력단의 상보 라이트 레벨들을 도 5와 같이 풀 스윙폭으로 되게 출력하여야 한다. 그렇지 않으면, 데이타의 안정성 문제가 여기서 발생하는 것이다. 도 5의 파형 5F에서 구간 Teqo은 라이트 동작이후의 비트라인 등화시간을 가리키는데 바로 이것을 줄여야만 메모리 의 동작 스피드가 개선되는 것이다.

상기한 바와 같이 종래의 반도체 메모리에서는 데이타의 저장 안정성 문제에 기인하여 비트라인 등화시간을 단축할 수 없어서 메모리의 고속화에 제대로 부응하지 못하는 문제점이 있었다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 휘발성 반도체 메모리의 개선된 라이트 드라이버 회로를 제공함에 있다.

본 발명의 다른 목적은 반도체 메모리 장치의 동작의 속도를 향상시킬 수 있는 라이트 드라이버를 제공함에 있다.

본 발명의 또 다른 목적은 라이트 동작 종료 후 비트라인 등화타임을 단축할 수 있는 라이트 드라이버를 제공함에 있다.

도 1은 본 발명에 따른 라이트 드라이버를 채용 가능한 반도체 메모리 장치의 블럭도.

도 2는 본 발명의 일실시예에 따른 라이트 드라이버의 구체회로도.

도 3은 종래기술에 따른 라이트 드라이버의 회로도.

도 4는 도 2에 따른 동작 타이밍도.

도 5는 도 3에 따른 동작 타이밍도.

상기의 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 라이트 드라이버 회로는, 라이트 모드에서 입력되는 상보레벨의 데이타를 각기 수신 및 차동적으로 증폭하는 차동증폭부와, 상기 차동증폭부의 두 출력을 각기 소오스단자를 통해 데이타 라인 쌍에 제공하는 소오스 폴로워부를 구비하여, 상기 데이타 라인 쌍간에 나타나는 전압레벨의 스윙폭을 메모리 셀을 라이트할 수 있는 최소의 스윙폭만큼으로 제공되게 함에 의해 상기 라이트모드 이후의 동작에의 전환이 풀 스윙에 비해 빠르게 되도록 하는 것을 특징으로 한다.

이하에서는 본 발명의 바람직한 실시예에 따른 라이트 드라이버의 구조가 첨부된 도면과 함께 설명될 것이다. 첨부된 도면들내에서 서로 동일한 구성요소는 이해의 편의를 위해 동일 내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서도 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 반도체 소자의 구조, 그리고 각 소자의 기본적인 동작들은 본 발명의 요지를 모호하지 않게 하기 위해 상세히 설명되지 않는다.

이하의 설명에서는 본 발명의 바람직한 일 실시예가 예를들어 한정되고 첨부된 도면을 위주로 예를들어 설명될 것이다.

도 1은 본 발명에 따른 라이트 드라이버를 채용 가능한 반도체 메모리 장치의 블럭도로서, 이 경우 메모리 셀들 5,6은 각기 6개의 트랜지스터를 내부에 구비한다. 또한, 비트라인 쌍에는 각기 저항 10,11이 구비된다. 도 2는 본 발명의 일실시예에 따른 라이트 드라이버의 구체회로도로서, 도 1의 라이트 드라이버 100에 대응된다. 도 4에는 도 2에 따른 동작 타이밍도가 나타난다.

먼저, 도 2를 참조하면, 라이트 드라이버 100는 종래기술인 도 3의 구조와는 달리, 라이트 모드에서 입력되는 상보레벨의 데이타를 각기 수신 및 차동적으로 증폭하는 차동증폭부 110와, 상기 차동증폭부 110의 두 출력을 각기 소오스단자를 통해 데이타 라인 쌍에 제공하는 소오스 폴로워부 112로 구성된다. 상기 차동증폭부 110는 라이트 데이타 및 상보 라이트 데이타 DI,DIB를 각기 게이트 단자로 공통수신하는 엔 모오스 트랜지스터 N11,N12,N13,N14와, 상기 엔 모오스 트랜지스터 N11,N12,N13,N14의 드레인단자와 전원전압단간에 각기 연결된 저항 R1-R4와, 기준신호 REF 및 라이트 제어신호 PWD 게이트 단자로 각기 공통 수신하는 엔 모오스 트랜지스터 N7,8,9,10로 구성된다. 상기 소오스 폴로워부 112는 엔 모오스 트랜지스터 N1-6로 구성된다.

도 2의 라이트 드라이버는 상기 데이타 라인 쌍간에 나타나는 전압레벨의 스윙폭을 메모리 셀을 라이트할 수 있는 최소의 스윙폭만큼으로 제공되게 함에 의해 상기 라이트모드 이후의 동작에의 전환이 풀 스윙에 비해 빠르게 되도록 하는데, 이는 도 4의 동작 타이밍에 나타나 있다. 도 5의 파형 5F에서 구간 Teqo보다, 도 4의 파형 4F에서 구간 Teqn이 보다 단축됨을 쉽게 알 수 있다. 이에 따르면, 라이트 동작이후의 비트라인 등화시간이 단축되므로 메모리의 동작 스피드는 개선된다.

이하에서는 도 4를 참조하여 도 2의 동작을 보다 구체적으로 설명한다. 차동증폭부 110는 라이트 모드에서 입력되는 상보레벨의 데이타 DI,DIB를 각기 수신 및 차동적으로 증폭하여 출력단들로 출력 DS,DSB을 제공한다. 도 4의 파형 4A는 상기 DI,DIB의 레벨을 나타내며, 파형 4B 는 상기 신호 PWD를 가리킨다. 여기서, 상기 출력 DS,DSB의 레벨은 VDD~(VDD-IR)로 결정된다. 상기 출력 DS,DSB은 소오스 폴로워부 112내의 트랜지스터 N1,N4의 게이트에 인가된다. 여기서, 상기 소오스 폴로워부 112는 바이폴라 트랜지스터인 경우에 에미터 폴로워로 치환된다. 소오스 폴로워는 입력 임피던스가 높은 반면, 출력 임피던스가 낮고, 전압의 이득은 없고 전류의 이득이 큰 특징이 있다. 그러므로, 소 스윙의 폭을 가지는 레벨을 비트라인 쌍에 제공할 수 있는 것이다. 상기 소오스 폴로워부 112의 출력은 도 1의 데이타 라인쌍 DL,DLB에 제공되는데, 이 경우 스윙의 레벨은 엔 모오스 트랜지스터 N1,N2,N3/N4,N5,N6의 레지스턴스 비에 의해 정해진다. 도 4에서 VDsm은 소스윙의 하이레벨을 가리키며, VSsm은 소스윙의 로우레벨을 가리킨다. 라이트 모드에서, 상기 PWD가 하이이면 상기 소오스 폴로워부 112내의 트랜지스터 N3,N6가 턴온되어, 상기 도 4의 파형 4E의 레벨은 상기 출력 DS,DSB의 레벨 VDD~(VDD-IR)과 상기 레지스턴스 비에 의존하여 정해진다.

상기한 바와 같은 본 발명에 따르면, 라이트 동작을 소스윙으로 행하여 비트라인의 등화시간을 단축할 수 있으므로, 메모리의 동작속도를 개선할 수 있는 효과를 가진다.

상기한 본 발명은 도면을 중심으로 예를들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (2)

1. 반도체 메모리 장치의 라이트 드라이버 회로에 있어서: 라이트 모드에서 입력되는 상보레벨의 데이타를 각기 수신 및 차동적으로 증폭하는 차동증폭부와, 상기 차동증폭부의 두 출력을 각기 소오스단자를 통해 데이타 라인 쌍에 제공하는 소오스 폴로워부를 구비하여, 상기 데이타 라인 쌍간에 나타나는 전압레벨의 스윙폭을 메모리 셀을 라이트할 수 있는 최소의 스윙폭만큼으로 제공되게 함에 의해 상기 라이트모드 이후의 동작에의 전환이 풀 스윙에 비해 빠르게 되도록 하는 것을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 라이트 드라이버를 구비하는 상기 반도체 메모리 장치의 메모리 셀은 6개의 트랜지스터로 구성됨을 특징으로 하는 회로.