JPH0224026B2 - - Google Patents
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- JPH0224026B2 JPH0224026B2 JP54081897A JP8189779A JPH0224026B2 JP H0224026 B2 JPH0224026 B2 JP H0224026B2 JP 54081897 A JP54081897 A JP 54081897A JP 8189779 A JP8189779 A JP 8189779A JP H0224026 B2 JPH0224026 B2 JP H0224026B2
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- substrate
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- Expired - Lifetime
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本考案は半導体素子によつて構成された回路に
関し、特に絶縁ゲート型電界効果トランジスタを
用いた回路に関するものである。
関し、特に絶縁ゲート型電界効果トランジスタを
用いた回路に関するものである。
以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち、代表的なMOSトランジスタ
（以下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない、高レベルが論理１レベルであ
り、低レベルが論理０レベルである。しかし回路
的にはＰチヤネルMOSTでも本質的に同様であ
る。
ンジスタのうち、代表的なMOSトランジスタ
（以下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない、高レベルが論理１レベルであ
り、低レベルが論理０レベルである。しかし回路
的にはＰチヤネルMOSTでも本質的に同様であ
る。
MOSダイナミツクランダムアクセスメモリ
（以下RAMと称す）の大容量化に伴ない、ピン
数の問題から従来−5vを中心としている基板電
源ピンすなわち基板バイアス電位供給端子を無く
し基板電源発生回路をチツプ内蔵したものが開発
されてきている。この場合、一端が基板バイアス
電源となる容量成分、例えば拡散容量、配線容量
を有する配線部位について、回路動作に基づく一
部の配線部位のレベル変化が基板電源レベルに影
響し、その基板電源レベルの変化を受けて、他の
配線部位レベルも変動してしまうという問題が生
じる。なお、以下の説明では上述のような配線部
位について、単に節点又は回路節点という表現を
便宜上用いて説明を進める。即ち、基板電源発生
回路は、周期的にレベルがリフレツシユされるも
のの電源としての電流能力は非常に小さく、上記
のように回路節点のレベル変化がそのまま基板電
源レベルに伝つてしまう。以下図面を参照して説
明を行なう。基板電源発生回路GNを内蔵する集
積回路を一般に、第１図に示すように模式化す
る。回路節点は節点１，２，……，Ｎの個あり、
それぞれの対基板容量成分をC1B，C2B，……，
CNB、残りの容量成分はすべて、対定電源（CV）
成分で表わせると仮定し、これをC1V，C2V，…
…，CNVとする。集積回路動作が静止している
（リセツト状態）ときの基板電源レベルをVBB0と
表わす。回路が活性期間に入り、まず節点１が△
V1のレベル変化を生じ、他の節点は動かないと
すると、基板電源レベルは VBB0＋C1B／C1B＋C2B＋……CNB×△V1 (1) というレベルに移される。このままの状態が長時
間続けば、基板電源発生回路GNにより、基板電
源レベルはVBB0に回復するが回路節点が高速に
次々変化する通常の回路動作に追随できず、次の
節点変化まで(1)式のレベルから殆んど変化しな
い。(1)式より基板レベル変化即ち C1B／C1B＋C2B＋……＋CNB×△V1 (2) を受け、節点２，…，Ｎは静止状態のレベルV2，
…VNから というレベルにそれぞれ変化してしまう。以後、
活性期間の内に節点２，…，Ｎがそれぞれ△V2，
…，△VNのレベル変化をするとすれば基板レベ
ルは、 VBB0＋C1B△V1＋C2B△V2＋…＋CNB△VN／C1B＋C2B＋…
＋CNB(4) で表わされる値まで変化する。活性動作が終了
し、回路がリセツト期間に入ると、節点１，２，
…，Ｎはそれぞれ−△V1，…，−△VNのレベル変
化を行なうため、基板レベルは、 VBB0＋C1B△V1＋C2B△V2＋……＋CNB△VN／C1B＋C2B
＋……＋CNB −C1B△V1＋C2B△V2＋……＋CNB△VN／C1B＋C2B
＋……＋CNB＝VBB0(5) という基板電源発生回路GNにより決められる静
止状態の値に戻る。ここで、節点１についての対
基板容量成分C1Bの値が他の対基板容量成分より
大きく、かつ節点２が一定に保たれるべきリフア
レンス・レベル出力である場合を考えると活性期
間に入り節点１だけ△V1レベル変化すると、節
点２は本来のレベルV2から(3)式より V2＋C2B／C2B＋C2V× C1B／C1B＋C2B＋……＋CNB×△V1 (6) というレベルに変化する。C1Bが大きいと(6)式の
第２項は、無視できない値になり、リフアレン
ス・レベルの機能が失なわれてしまう。具体的に
は基板電源発生回路を内蔵するMOSダイナミツ
クRAMでアドレス・インバータ・バツフア回路
にリフアレンス・レベルを用いる場合が１例とな
る。
（以下RAMと称す）の大容量化に伴ない、ピン
数の問題から従来−5vを中心としている基板電
源ピンすなわち基板バイアス電位供給端子を無く
し基板電源発生回路をチツプ内蔵したものが開発
されてきている。この場合、一端が基板バイアス
電源となる容量成分、例えば拡散容量、配線容量
を有する配線部位について、回路動作に基づく一
部の配線部位のレベル変化が基板電源レベルに影
響し、その基板電源レベルの変化を受けて、他の
配線部位レベルも変動してしまうという問題が生
じる。なお、以下の説明では上述のような配線部
位について、単に節点又は回路節点という表現を
便宜上用いて説明を進める。即ち、基板電源発生
回路は、周期的にレベルがリフレツシユされるも
のの電源としての電流能力は非常に小さく、上記
のように回路節点のレベル変化がそのまま基板電
源レベルに伝つてしまう。以下図面を参照して説
明を行なう。基板電源発生回路GNを内蔵する集
積回路を一般に、第１図に示すように模式化す
る。回路節点は節点１，２，……，Ｎの個あり、
それぞれの対基板容量成分をC1B，C2B，……，
CNB、残りの容量成分はすべて、対定電源（CV）
成分で表わせると仮定し、これをC1V，C2V，…
…，CNVとする。集積回路動作が静止している
（リセツト状態）ときの基板電源レベルをVBB0と
表わす。回路が活性期間に入り、まず節点１が△
V1のレベル変化を生じ、他の節点は動かないと
すると、基板電源レベルは VBB0＋C1B／C1B＋C2B＋……CNB×△V1 (1) というレベルに移される。このままの状態が長時
間続けば、基板電源発生回路GNにより、基板電
源レベルはVBB0に回復するが回路節点が高速に
次々変化する通常の回路動作に追随できず、次の
節点変化まで(1)式のレベルから殆んど変化しな
い。(1)式より基板レベル変化即ち C1B／C1B＋C2B＋……＋CNB×△V1 (2) を受け、節点２，…，Ｎは静止状態のレベルV2，
…VNから というレベルにそれぞれ変化してしまう。以後、
活性期間の内に節点２，…，Ｎがそれぞれ△V2，
…，△VNのレベル変化をするとすれば基板レベ
ルは、 VBB0＋C1B△V1＋C2B△V2＋…＋CNB△VN／C1B＋C2B＋…
＋CNB(4) で表わされる値まで変化する。活性動作が終了
し、回路がリセツト期間に入ると、節点１，２，
…，Ｎはそれぞれ−△V1，…，−△VNのレベル変
化を行なうため、基板レベルは、 VBB0＋C1B△V1＋C2B△V2＋……＋CNB△VN／C1B＋C2B
＋……＋CNB −C1B△V1＋C2B△V2＋……＋CNB△VN／C1B＋C2B
＋……＋CNB＝VBB0(5) という基板電源発生回路GNにより決められる静
止状態の値に戻る。ここで、節点１についての対
基板容量成分C1Bの値が他の対基板容量成分より
大きく、かつ節点２が一定に保たれるべきリフア
レンス・レベル出力である場合を考えると活性期
間に入り節点１だけ△V1レベル変化すると、節
点２は本来のレベルV2から(3)式より V2＋C2B／C2B＋C2V× C1B／C1B＋C2B＋……＋CNB×△V1 (6) というレベルに変化する。C1Bが大きいと(6)式の
第２項は、無視できない値になり、リフアレン
ス・レベルの機能が失なわれてしまう。具体的に
は基板電源発生回路を内蔵するMOSダイナミツ
クRAMでアドレス・インバータ・バツフア回路
にリフアレンス・レベルを用いる場合が１例とな
る。
本発明は上述のリフアレンス・レベルが変動す
るという問題点を取り除いた半導体回路を提供す
ることを目的とする。
るという問題点を取り除いた半導体回路を提供す
ることを目的とする。
本発明によれば、基板電源発生回路を内蔵し、
リフアレンス・レベル配線を含む半導体集積回路
において、第１導体で作られたリフアレンス・レ
ベル配線及び第２導体で作られた基板以外の第１
電源配線の間に絶縁膜をはさんだ構造の第１コン
デンサを形成し、リフアレンス・レベル配線と基
板を絶縁分離した半導体回路が得られる。
リフアレンス・レベル配線を含む半導体集積回路
において、第１導体で作られたリフアレンス・レ
ベル配線及び第２導体で作られた基板以外の第１
電源配線の間に絶縁膜をはさんだ構造の第１コン
デンサを形成し、リフアレンス・レベル配線と基
板を絶縁分離した半導体回路が得られる。
本発明の基板構成を第２図及び第３図を用いて
説明する。
説明する。
第２図は従来の構成を示し通常Al或いは多結
晶シリコン（poly Si）で作られるリフアレン
ス・レベル配線RLは、絶縁膜IFを介して、基板
SBと容量結合し、これが対基板容量成分に相当
して他節点のレベル変化による基板電位のゆれを
受けて、リフアレンス・レベルが変化してしま
う。
晶シリコン（poly Si）で作られるリフアレン
ス・レベル配線RLは、絶縁膜IFを介して、基板
SBと容量結合し、これが対基板容量成分に相当
して他節点のレベル変化による基板電位のゆれを
受けて、リフアレンス・レベルが変化してしま
う。
第３図は本発明の基本構成を示しリフアレン
ス・レベル配線RLの下に絶縁膜IF′をはさんで基
板以外の定電源の配線CLをリフアレンス・レベ
ル配線RLよりも幅広く敷くことにより、リフア
レンスレベル・レベル配線RLと基板SBとの間に
直接形成される容量を無視できるようにすること
により、リフアレンス・レベル節点の容量を対定
電源容量成分のみにし、対基板容量成分を常に零
にすることにより、リフアレンス・レベルを一定
に保つことができる。即ち(6)式に戻つて考えると
第３図の構成によればリフアレンス・レベルであ
る節点２の対基板容量成分C2Bを零にできるため、
第２項は零になり、節点２を一定電位に維持する
ことができる。なお、定電源配線CLは基板電位
に比べて低インピーダンス状態で供給されるた
め、ハイインピーダンス状態でバイアスされてい
る基板電位に比してはるかに安定した状態におか
れている。よつて配線CLの電位変動は実際上無
視できる。
ス・レベル配線RLの下に絶縁膜IF′をはさんで基
板以外の定電源の配線CLをリフアレンス・レベ
ル配線RLよりも幅広く敷くことにより、リフア
レンスレベル・レベル配線RLと基板SBとの間に
直接形成される容量を無視できるようにすること
により、リフアレンス・レベル節点の容量を対定
電源容量成分のみにし、対基板容量成分を常に零
にすることにより、リフアレンス・レベルを一定
に保つことができる。即ち(6)式に戻つて考えると
第３図の構成によればリフアレンス・レベルであ
る節点２の対基板容量成分C2Bを零にできるため、
第２項は零になり、節点２を一定電位に維持する
ことができる。なお、定電源配線CLは基板電位
に比べて低インピーダンス状態で供給されるた
め、ハイインピーダンス状態でバイアスされてい
る基板電位に比してはるかに安定した状態におか
れている。よつて配線CLの電位変動は実際上無
視できる。
また外部電源自体も回路の動作保証上一定電位
内であることが規格等で保証されているが、基板
電位の変化は外部電源とは別個に生ずるものであ
り、外部から一定に保証することは不可能であ
り、この点に本発明の有効性が存している。第３
図は説明の便宜上模式化したものであり、これと
等価であればよく表現するプロセス手段は問わな
い。
内であることが規格等で保証されているが、基板
電位の変化は外部電源とは別個に生ずるものであ
り、外部から一定に保証することは不可能であ
り、この点に本発明の有効性が存している。第３
図は説明の便宜上模式化したものであり、これと
等価であればよく表現するプロセス手段は問わな
い。
本発明が有効となるMOSダイナミツクRAMの
回路例を第４図１〜４に説明上必要となる第４図
のタイミング及び主要節点波形を第５図に示す。
第４図は基板電源発生回路を内蔵する２クロツク
（Ｘ側クロツク、Ｙ側クロツク）、アドレスマルチ
方式のMOSダイナミツクRAMの部分回路図であ
る。第４図１は基板電源発生回路であり、
MOSTQ１〜Ｑ２１の発振回路、MOSTQ２２〜
Ｑ２５の発振出力バツフア回路及びMOSTQ２
６，Ｑ２７の倍電圧回路から構成される。発振回
路で決定される周期の繰り返し波形が節点１６に
バツフア出力として生じ、高レベルから低レベル
に移行するのを受けて、コンデンサを介して節点
１７が負の深い電位に移行し、基板電位VBBが設
定される。第４図２はアルチ・アドレスインバー
タ回路の１個分であり、Ｘ側クロツクが活性化さ
れるとその時点のアドレス入力をＸ側アドレスと
してラツチして、MOSTQ２８〜Ｑ４８のＸ側ア
ドレスインバータが動作し、続いてＹ側クロツク
が活性化されるとその時点のアドレス入力をＹ側
アドレスとしてラツチしてMOSTQ４９〜Ｑ６９
のＹ側アドレス・インバータが動作する。第４図
３は、第４図２のアドレス・インバータで用いら
れるリフアレンス・レベル発生回路である。第４
図４は、Ｘ側デコーダの１個及びこれに対応する
ワード線上の１トランジスタメモリセル１個及び
このメモリセルの情報を節点４７及び節点５２の
デイジツト線上に増幅するセンスアンプ回路を示
す。第５図は、Ｘ側クロツクの活性化に伴なう、
タイミング及び主要節点波形、及び本発明を適用
しない回路における基板電位VBB、アドレス・イ
ンバータのリフアレンス・レベルAREFの波形を
示している。第５図の波形を基に第４図を参照す
る形で以下説明していく。Ｘ側クロツクが活性化
されると、まず、Px０が高レベルから低レベル
に移行し、節点１９にＸアドレス入力、節点２４
にアドレス・リフアレンス・レベルがラツチされ
る。Px０に続いてPx１が高レベルから低レベル
に移行すると共にφx１が活性化され低レベルか
ら上昇する。節点２６にφx１に同期して上昇し、
直ちに下降する波形がコンデンサにより節点１９
及び節点２４のラツチされたレベルが一瞬持ち上
げられ、そのときのMOSTQ３３及び３７のゲー
ト電位差を受けて、節点２１及び節点２２にそれ
ぞれMOSTQ３２及びＱ３６を通したアドレス入
力による応答波形が生じる。即ちアドレス入力が
低レベルのときは、節点２１がφx１に同期して
上昇し、節点２２は低レベルのままであり、高レ
ベルのときは、節点２２がφx１に同期して上昇
し、節点２１は低レベルのまゝである。MOSTQ
４５及びＱ４７のソース・フオロア出力としてア
ドレス入力が低レベルのときはx′が上昇、高レ
ベルのときはAx′上昇する。アドレス出力の上昇
を受けて、Ｘデコーダ動作が行なわれ、選択され
た１個を除いた残り全部のＸデコーダの節点４４
が放電され、プリチヤージ・レベルから大地電位
に移行する。節点４４は通常殆んどが対基板容量
成分であり、和をとると大きい容量値になるた
め、この変化を受けて、VBBが基板電源発生回路
により設定される値より負のより深い値に移行す
る。従来のようにAREFに対基板容量成分がある
と、このVBBの変化を受けて、AREFも本来の値
より低下してしまう。デコーダの選択、非選択動
作が完了してからφx２が活性化され、選択され
たワード線、節点４６がφx２に同期して上昇す
る。メモリセルの情報、即ち節点４８の保持レベ
ルが容量分割されて、デイジツト線、節点４７に
移される一方、MOSTQ９２及びＱ９３のダミ
ー・セルによりセンス・アンプをはさんで反対側
のデイジツト線、節点５２にメモリセル１，０の
中間に相当する容量分割電位があらわれる。セン
ス・アンプの感度を上げるためのMOSTQ８６及
びＱ８９を通して節点４９及び節点５０にデイジ
ツト線上のメモリセル及びダミーセルの容量分割
レベルが移されてからOx３を上昇させると
MOSTQ８７及びＱ８８のフリツプフロツプが活
性化され節点４９及び節点５０が増幅された電位
に移行する。MOSTQ８６及び８９を通して、デ
イジツト線の電位が増幅される。即ち、高レベル
側のデイジツト線はMOSTQ８６或いはＱ８９に
よりプリチヤージ・レベル殆んどそのまま保たれ
る一方、低レベル側は大地電位に移行する。デイ
ジツト線全部の内、半分がセンスアンプの活性化
により、プリチヤージ・レベルから大地電位に移
行するのでVBBは、デコーダの場合より大きく変
化して更に深い負の値に移される。この変化を受
けてAREFも更に低い値に移行する。Ｘ側クロツ
クがリセツトされるのに続いて、デイジツト線が
Px３の上昇によりすべて等電位にプリチヤージ
される。このそれぞれの電位変化を受けて活性期
間と逆に、VBB及びAREFは正の向きの変化を受
けて共に元の正常な設定値に回復する。これがＸ
側クロツクについてのサイクル動作であるが、Ｘ
側クロツクより遅れてその活性期間中にＹ側クロ
ツクを活性化しリード・ライト動作を行なう場
合、まず、第４図２のMOSTQ４９〜Ｑ６９から
成るＹアドレス・インバータがＸ側と同様に動作
する。即ち、Py０が高レベルから低レベルに移
行し節点３０にＹアドレス入力、節点３５に
AREFのレベルがラツチされる。Oy１の上昇を
受けて節点３７にOy１に同期して上昇し、直ち
に下降する波形が生じコンデンサにより節点３０
及び節点３５のラツチされたレベルが一瞬持ち上
げられ、そのときのMOSTQ５４及びＱ５８のゲ
ート電位差を受けて、節点３２及び節点３３にそ
れぞれMOSTQ５３及びＱ５７を通したアドレス
入力による応答波形が生じる。MOSTQ６６及び
Ｑ６８のソース・フオロア出力としてアドレス入
力が低レベルのときはy′が上昇、高レベルのと
きはAy′が上昇する。この後、Ｙデコーダの選
択、非選択動作が行なわれ選ばれたＹデコーダに
より一組のデイジツト線がデータ入出力バスに接
続され、所要のリード・ライト動作が行なわれ
る。第５図に示すように、AREFはＸ側クロツク
の活性期間中に主としてＸデコーダの選択、非選
択動作及びセンスアンプ活性化によるデイジツト
線のレベル変化を受けて、正常な設定値から低下
するため、低下した時点でＹ側クロツクが活性化
されると、Ｙアドレス・インバータの入力低レベ
ルに対する動作マージンが著しく減少したり入力
低レベルの最大値規格を満足できなくなる可能性
がある。本発明を第４図３のAREF配線に適用す
ればAREFはVBBの変化に影響されず一定に保た
れるため、この問題は解消される。即ち、AREF
配線の下に絶縁膜をはさんでVVV線或いは大地電
位線を置くコンデンサを形成するとAREFとVBB
は完全に切り離されるからである。従つて本発明
の有効な実施例がここに示された。
回路例を第４図１〜４に説明上必要となる第４図
のタイミング及び主要節点波形を第５図に示す。
第４図は基板電源発生回路を内蔵する２クロツク
（Ｘ側クロツク、Ｙ側クロツク）、アドレスマルチ
方式のMOSダイナミツクRAMの部分回路図であ
る。第４図１は基板電源発生回路であり、
MOSTQ１〜Ｑ２１の発振回路、MOSTQ２２〜
Ｑ２５の発振出力バツフア回路及びMOSTQ２
６，Ｑ２７の倍電圧回路から構成される。発振回
路で決定される周期の繰り返し波形が節点１６に
バツフア出力として生じ、高レベルから低レベル
に移行するのを受けて、コンデンサを介して節点
１７が負の深い電位に移行し、基板電位VBBが設
定される。第４図２はアルチ・アドレスインバー
タ回路の１個分であり、Ｘ側クロツクが活性化さ
れるとその時点のアドレス入力をＸ側アドレスと
してラツチして、MOSTQ２８〜Ｑ４８のＸ側ア
ドレスインバータが動作し、続いてＹ側クロツク
が活性化されるとその時点のアドレス入力をＹ側
アドレスとしてラツチしてMOSTQ４９〜Ｑ６９
のＹ側アドレス・インバータが動作する。第４図
３は、第４図２のアドレス・インバータで用いら
れるリフアレンス・レベル発生回路である。第４
図４は、Ｘ側デコーダの１個及びこれに対応する
ワード線上の１トランジスタメモリセル１個及び
このメモリセルの情報を節点４７及び節点５２の
デイジツト線上に増幅するセンスアンプ回路を示
す。第５図は、Ｘ側クロツクの活性化に伴なう、
タイミング及び主要節点波形、及び本発明を適用
しない回路における基板電位VBB、アドレス・イ
ンバータのリフアレンス・レベルAREFの波形を
示している。第５図の波形を基に第４図を参照す
る形で以下説明していく。Ｘ側クロツクが活性化
されると、まず、Px０が高レベルから低レベル
に移行し、節点１９にＸアドレス入力、節点２４
にアドレス・リフアレンス・レベルがラツチされ
る。Px０に続いてPx１が高レベルから低レベル
に移行すると共にφx１が活性化され低レベルか
ら上昇する。節点２６にφx１に同期して上昇し、
直ちに下降する波形がコンデンサにより節点１９
及び節点２４のラツチされたレベルが一瞬持ち上
げられ、そのときのMOSTQ３３及び３７のゲー
ト電位差を受けて、節点２１及び節点２２にそれ
ぞれMOSTQ３２及びＱ３６を通したアドレス入
力による応答波形が生じる。即ちアドレス入力が
低レベルのときは、節点２１がφx１に同期して
上昇し、節点２２は低レベルのままであり、高レ
ベルのときは、節点２２がφx１に同期して上昇
し、節点２１は低レベルのまゝである。MOSTQ
４５及びＱ４７のソース・フオロア出力としてア
ドレス入力が低レベルのときはx′が上昇、高レ
ベルのときはAx′上昇する。アドレス出力の上昇
を受けて、Ｘデコーダ動作が行なわれ、選択され
た１個を除いた残り全部のＸデコーダの節点４４
が放電され、プリチヤージ・レベルから大地電位
に移行する。節点４４は通常殆んどが対基板容量
成分であり、和をとると大きい容量値になるた
め、この変化を受けて、VBBが基板電源発生回路
により設定される値より負のより深い値に移行す
る。従来のようにAREFに対基板容量成分がある
と、このVBBの変化を受けて、AREFも本来の値
より低下してしまう。デコーダの選択、非選択動
作が完了してからφx２が活性化され、選択され
たワード線、節点４６がφx２に同期して上昇す
る。メモリセルの情報、即ち節点４８の保持レベ
ルが容量分割されて、デイジツト線、節点４７に
移される一方、MOSTQ９２及びＱ９３のダミ
ー・セルによりセンス・アンプをはさんで反対側
のデイジツト線、節点５２にメモリセル１，０の
中間に相当する容量分割電位があらわれる。セン
ス・アンプの感度を上げるためのMOSTQ８６及
びＱ８９を通して節点４９及び節点５０にデイジ
ツト線上のメモリセル及びダミーセルの容量分割
レベルが移されてからOx３を上昇させると
MOSTQ８７及びＱ８８のフリツプフロツプが活
性化され節点４９及び節点５０が増幅された電位
に移行する。MOSTQ８６及び８９を通して、デ
イジツト線の電位が増幅される。即ち、高レベル
側のデイジツト線はMOSTQ８６或いはＱ８９に
よりプリチヤージ・レベル殆んどそのまま保たれ
る一方、低レベル側は大地電位に移行する。デイ
ジツト線全部の内、半分がセンスアンプの活性化
により、プリチヤージ・レベルから大地電位に移
行するのでVBBは、デコーダの場合より大きく変
化して更に深い負の値に移される。この変化を受
けてAREFも更に低い値に移行する。Ｘ側クロツ
クがリセツトされるのに続いて、デイジツト線が
Px３の上昇によりすべて等電位にプリチヤージ
される。このそれぞれの電位変化を受けて活性期
間と逆に、VBB及びAREFは正の向きの変化を受
けて共に元の正常な設定値に回復する。これがＸ
側クロツクについてのサイクル動作であるが、Ｘ
側クロツクより遅れてその活性期間中にＹ側クロ
ツクを活性化しリード・ライト動作を行なう場
合、まず、第４図２のMOSTQ４９〜Ｑ６９から
成るＹアドレス・インバータがＸ側と同様に動作
する。即ち、Py０が高レベルから低レベルに移
行し節点３０にＹアドレス入力、節点３５に
AREFのレベルがラツチされる。Oy１の上昇を
受けて節点３７にOy１に同期して上昇し、直ち
に下降する波形が生じコンデンサにより節点３０
及び節点３５のラツチされたレベルが一瞬持ち上
げられ、そのときのMOSTQ５４及びＱ５８のゲ
ート電位差を受けて、節点３２及び節点３３にそ
れぞれMOSTQ５３及びＱ５７を通したアドレス
入力による応答波形が生じる。MOSTQ６６及び
Ｑ６８のソース・フオロア出力としてアドレス入
力が低レベルのときはy′が上昇、高レベルのと
きはAy′が上昇する。この後、Ｙデコーダの選
択、非選択動作が行なわれ選ばれたＹデコーダに
より一組のデイジツト線がデータ入出力バスに接
続され、所要のリード・ライト動作が行なわれ
る。第５図に示すように、AREFはＸ側クロツク
の活性期間中に主としてＸデコーダの選択、非選
択動作及びセンスアンプ活性化によるデイジツト
線のレベル変化を受けて、正常な設定値から低下
するため、低下した時点でＹ側クロツクが活性化
されると、Ｙアドレス・インバータの入力低レベ
ルに対する動作マージンが著しく減少したり入力
低レベルの最大値規格を満足できなくなる可能性
がある。本発明を第４図３のAREF配線に適用す
ればAREFはVBBの変化に影響されず一定に保た
れるため、この問題は解消される。即ち、AREF
配線の下に絶縁膜をはさんでVVV線或いは大地電
位線を置くコンデンサを形成するとAREFとVBB
は完全に切り離されるからである。従つて本発明
の有効な実施例がここに示された。
以上述べたように本発明によれば、基板電源発
生回路を内蔵し、リフアレンス・レベル配線を含
む半導体集積回路において、リフアレンス・レベ
ル配線の下に絶縁膜をはさんで基板以外の定電源
配線を置くことにより、リフアレンス・レベル配
線と基板を絶縁分離することができ、回路動作に
基づく基板電位変化がリフアレンス・レベルに影
響し、回路動作マージンの劣化を生じるのを防ぐ
ことができる。
生回路を内蔵し、リフアレンス・レベル配線を含
む半導体集積回路において、リフアレンス・レベ
ル配線の下に絶縁膜をはさんで基板以外の定電源
配線を置くことにより、リフアレンス・レベル配
線と基板を絶縁分離することができ、回路動作に
基づく基板電位変化がリフアレンス・レベルに影
響し、回路動作マージンの劣化を生じるのを防ぐ
ことができる。
第１図は基板電源発生回路を内蔵する集積回路
の節点容量についての模式図であり、第２図は従
来のリフアレンス・レベル配線の構造を示し、第
３図は本発明の基本構成であるリフアレンス・レ
ベル配線構造を示し、第４図１〜４は本発明を効
果的に実施できる回路例であり、第５図は第４図
１〜４の主要タイミング及び節点の動作波形を示
す。 RL……リフアレンス・レベル配線、CL……定
電源配線、IF，IF′……絶縁膜、SB……半導体基
板、Ｑ１〜Ｑ９４……MOST。
の節点容量についての模式図であり、第２図は従
来のリフアレンス・レベル配線の構造を示し、第
３図は本発明の基本構成であるリフアレンス・レ
ベル配線構造を示し、第４図１〜４は本発明を効
果的に実施できる回路例であり、第５図は第４図
１〜４の主要タイミング及び節点の動作波形を示
す。 RL……リフアレンス・レベル配線、CL……定
電源配線、IF，IF′……絶縁膜、SB……半導体基
板、Ｑ１〜Ｑ９４……MOST。
Claims (1)
- １ コンデンサを介して周期的にレベルがリフレ
ツシユされる基板電源発生回路によつて基板がバ
イアスされ、アドレスあるいはデータ入力バツフ
アが外部入力と内部発生のリフアレンス・レベル
とを比較増幅する回路構成で動作する半導体メモ
リ集積回路において、前記リフアレンス・レベル
の配線と外部から印加する電源の配線との間でチ
ツプ上の絶縁膜をはさんだ構造のコンデンサを形
成し、リフアレンス・レベル配線と基板を静電的
に絶縁分離して、基板の電位変化がリフアレン
ス・レベルに伝わらないようにしたことを特徴と
する半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8189779A JPS566465A (en) | 1979-06-28 | 1979-06-28 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8189779A JPS566465A (en) | 1979-06-28 | 1979-06-28 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS566465A JPS566465A (en) | 1981-01-23 |
| JPH0224026B2 true JPH0224026B2 (ja) | 1990-05-28 |
Family
ID=13759221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8189779A Granted JPS566465A (en) | 1979-06-28 | 1979-06-28 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS566465A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941099A (ja) * | 1982-08-31 | 1984-03-07 | 綜合警備保障株式会社 | テナントビル警備システム |
| JPH0619099U (ja) * | 1992-08-10 | 1994-03-11 | 櫛田興業株式会社 | セキュリティシステム |
-
1979
- 1979-06-28 JP JP8189779A patent/JPS566465A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS566465A (en) | 1981-01-23 |
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