JPH0544758B2

JPH0544758B2 -

Info

Publication number: JPH0544758B2
Application number: JP59089406A
Authority: JP
Inventors: Shuichi Myaoka; Masanori Odaka; Nobuyuki Goto; Katsumi Ogiue
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-05-07
Filing date: 1984-05-07
Publication date: 1993-07-07
Also published as: JPS60234291A

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体記憶装置に関するもので、
例えば、メモリアレイがMOSFETによつて構成
されたスタテイツク型RAMを構成する半導体記
憶装置に利用して有効な技術に関するものであ
る。〔背景技術〕バイポーラ型トランジスタによつて構成された
RAM（ランダム・アクセス・メモリ）（例えば、
製品名HM2105）は、高速動作である反面、各ト
ランジスタに常時動作電流を流しつづけるもので
あるので、消費電力が大きくなるという欠点があ
る。一方、CMOS回路によつて構成されらスタテ
イツク型RAM（例えば、雑誌電子材料1983年４
月号第56頁〜第61頁参照）は、低消費電力である
反面上記バイポーラ型トランジスタによつて構成
されたECL（エミツタ・カツプルド・ロジツク）
型RAMに比べて、アクセス時間が遅いという欠
点がある。そこで、本願発明者は、上記CMOSスタテイ
ツク型RAMにおけるアドレスバツフアとプレア
ドレスデコーダ部に高速動作化が図られるECL
回路を利用することによつて、高速動作と低消費
電力化を図ることを考えた。〔発明の目的〕この発明の目的は、高速動作と低消費電力とを
実現した半導体記憶装置を提供することにある。この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。〔発明の概要〕本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、MOSスタテイツク型RAMのアド
レスバツフアとプレアドレスデコーダとをECL
回路によつて構成し、ECL回路による高速動作
と、CMOS回路による低消費電力とを実現する
ものである。〔実施例〕第１図には、この発明をCMOSスタテイツク
型RAMに適用した場合の一実施例の回路図が示
されている。特に制限されないが、同図のRAM
は、公知のバイポーラ（Bi）及びCMOS（相補型
MOS）集積回路（IC）技術によつて１個のシリ
コン単結晶のような半導体基板上に形成される。
端子Ax、Ay、Din、Dout、及びは、その
外部端子とされる。なお、同図において電源供給
端子は省略されている。特に制限されないが、こ
の実施例のCMOSスタテイツク型RAMは、約
64Kビツトの記憶容量を持つようされる。そし
て、後述するコモンデータ線における浮遊容量を
削減するため、メモリアレイが４個に分割されて
構成される。メモリセルMCは、その１つの具体的回路が代
表として示されており、ゲートとドレインが互い
に交差結線（ラツチ形態）された記憶（駆動）
MOSFETQ1、Q2と、上記MOSFETQ1、Q2の
ドレインと電源電圧V_DDとの間には、特に制限さ
れないが、情報保持用のポリ（多結晶）シリコン
層で形成された高抵抗R1、R2が設けられてい
る。そして、上記MOSFETQ1、Q2の共通接続
点と相補データ線（又はデイジツト線）D0、
０との間に伝送ゲートMOSFETQ3、Q4が設け
られている。他のメモリセルMCも相互において
同様な回路構成にされている。これらのメモリセ
ルMCは、マトリツクス状に配置されて、代表と
して示されているメモリアレイＭ−ARY0を構成
する。すなわち、同じ行に配置されたメモリセル
の伝送ゲート型MOSFETQ3、Q4等のゲートは、
それぞれ対応するワード線W1及びW2に共通に接
続され、同じ列に配置されたメモリセルの入出力
端子は、それぞれ対応する一対の相補データ線
D0、０及びD1、１に接続される。上記メモリセルMCにおいて、それを低消費電
力にさせるため、、その抵抗R1は、MOSFETQ1
がオフ状態にされているときのMOSFETQ2のゲ
ート電圧をしきい値電圧以上に維持させることが
できる程度の高抵抗値にされる。同様に抵抗R2
も高抵抗値にされる。言い換えると、上記抵抗
R1は、MOSFETQ1のドレインリーク電流によ
つてMOSFETQ2のゲート容量（図示しない）に
蓄積されている情報電荷が放電させられてしまう
のを防ぐ程度の電流供給能力を持つようにされ
る。この実施例に従うと、メモリアレイがCMOS
−IC技術によつて製造されるにもかかわらず、
上記のようにメモリセルMCはｎチヤンネル
MOSFETとポリシリコン抵抗素子とから構成さ
れる。上記ポリシリコン抵抗素子に代えてｐチヤ
ンネルMOSFETを用いる場合に比べ、メモリセ
ル及びメモリアレイの大きさを小さくできる。す
なわち、ポリシリコン抵抗を用いた場合、駆動
MOSFETQ1又はQ2のゲート電極と一体的に形
成できるとともに、それ自体のサイズを小型化で
きる。そして、ｐチヤンネルMOSFETを用いた
ときのように、駆動MOSFETQ1、Q2から比較
的大きな距離を持つて離さなければならないこと
がないので無駄な空白部分が生じない。同図において、ワード線W1は、Ｘアドレスデ
コーダＸ−DCRで形成された選択信号を受ける
駆動回路DV1によつて選択される。他のワード
線W2についても同様である。上記ＸアドレスデコーダＸ−DCRは、相互に
おいて類似のノアゲート回路G1、G2等により構
成される。これらのノアゲート回路G1、G2等の
入力には、図示しない適当な回路装置から供給さ
れる外部アドレス信号Axを受けるＸアドレスバ
ツフアＸ−ADBで加工された内部相補アドレス
信号が所定の組合せにより印加される。上記メモリアレイＭ−ARY0における一対のデ
ータ線D0、０及びD1、１は、特に制限され
ないが、それぞれデータ線選択のための伝送ゲー
トMOSFETQ9、Q10及びQ11、Q12から構成さ
れたカラムスイツチ回路を介してコモンデータ線
CD0、０に接続される。このコモンデータ線
CD0、０には、読み出し回路Ｒの入力端子と、
書込み回路Ｗの出力端子が接続される。図示しな
い他のメモリアレイＭ−ARY0〜メモリアレイＭ
−ARY3のコモンデータ線もそれぞれ上記読み出
し回路Ｒの対応する入力端子と、書込み回路Ｗの
対応する出力端子に接続される。上記読み出し回
路Ｒの出力端子は、データ出力端子Doutに読み
出し信号を送出し、書込み回路Ｗの入力端子に
は、データ入力端子Dinから供給される書込みデ
ータ信号が印加される。上記カラムスイツチ回路を構成する
MOSFETQ9、Q10及びQ11、Q12のゲートには、
それぞれＹアドレスデコーダＹ−DCRから選択
信号Y1、Y2が供給される。このＹアドレスデコ
ーダＹ−DCRは、相互において類似のノアゲー
ト回路G3、G4等により構成される。これらのノ
アゲート回路G3、G4の入力には、図示しない適
当な回路装置から供給される外部アドレス信号
Ayを受けるＹアドレスバツフアＹ−ADBで加工
された内部相補アドレス信号が所定の組合せによ
り印加される。制御回路CONは、外部端子、からの制
御信号を受けて、内部制御タイミング信号を形成
する。この実施例では、特に制限されないが、チツプ
非選択時にデータ線の負荷MOSFETQ5等といず
れか１つの選択状態とされたワード線に接続され
たメモリセルMCの伝送ゲートMOSFETQ3等及
びオン状態となつている記憶MOSFETQ1等を通
して直流電流が流れるのを防止するため、上記Ｘ
アドレスデコーダＸ−DCRを構成するノアゲー
ト回路G1、G2等の入力に上記制御回路CONによ
り形成さた非選択状態の内部チツプ選択信号の
ハイレベルによつて、全ワード線を非選択状態と
している。第２図には、上記読み出し回路の一実施例の回
路図が示されている。この実施例では、上記メモリアレイＭ−ARY0
からの読み出し信号を増幅するセンスアンプSA
０として、特に制限されないが、差動形態のバイ
ポーラ型トランジスタT1、T2が用いられる。す
なわち、上記コモンデータ線CD0、０に現れ
たメモリセルの読み出し電圧は、上記差動トラン
ジスタT1、T2のベースに供給される。これらの
差動トランジスタT1、T2の共通エミツタには、
動作タイミング信号φpa0を受けるｎチヤンネル
MOSFETQ13が設けられる。他の代表として示
されているメモリアレイＭ−ARY3に対しても同
様な差動トランジスタT3、T4と、Ｎチヤンネル
MOSFETQ14とで構成されたセンスアンプSA３
が設けられる。そして、上記差動トランジスタ
T1、T2及びT3、T4等の対応するコレクタは、
それぞれ共通化されて後述するメインアンプMA
の一対の入力端子に接続される。各差動トランジスタの共通エミツタに設けられ
るMOSFETQ13、Q14のゲートに供給される動
作タイミング信号φpa0、φpa3は、チツプが選択
状態にされ、読み出し動作状態にされたときにロ
ウレベル（論理“０”）になる読み出し制御信号
CS＋WEと、上記メモリアレイＭ−ARY0〜Ｍ−
ARY3の選択動作に用いられる相補アドレス信号
ａxi、ａyiとを受けるノア（NOR）ゲート回路
G5、G6により形成される。これによつて、読み
出し動作のために選択されたメモリアレイに対応
した１つのセンスアンプSAの動作電流を形成す
るMOSFETのみがオン状態となり、残り３個の
センスアンプSAのMOSFETはオフ状態になる。上記共通化された各センスアンプSA０〜SA３
を構成する差動トランジスタT1、T2〜T3、T4
のそれぞれのコレクタは、メインアンプMAの初
段回路を構成するベース接地型の増幅トランジス
タT5、T6のエミツタにそれぞれ接続される。こ
れらのトランジスタT5、T6のベースには、次の
バイアス回路によつて形成されたバイアス電圧が
供給されている。すなわち、電源電圧V_DDと回路
の接地電位点との間に、上記電源電圧V_DDをレベ
ルシフトする直列形態のダイオードD1、D2とバ
イアス電流を流すｎチヤンネルMOSFETQ16と
が直列形態に接続される。また、上記ダイオード
D1には、並列形態にｎチヤンネルMOSFETQ23
が設けられ、このMOSFETQ23のゲートには、
特に制限されないが、読み出し動作のときにロウ
レベルになる読み出し制御信号＋が供給さ
れる。また、上記トランジスタT5、T6のそれぞ
れのエミツタにはそのバイアス電流を形成するｎ
チヤンネルMOSFETQ15、Q17が設けられる。
これらのMOSFETQ15、Q17のゲートには、上
記読み出し動作の時にハイレベルになる制御信号
WE・CSが供給されることによつて、読み出し動
作の時のみ上記MOSFETQ15〜Q17がオン状態
となり、それぞれのバイアス電流を形成する。また、上記トランジスタT5、T6のコレクタと
電源電圧V_DDとの間には、負荷手段としてそれぞ
れ並列形態にされたｐチヤンネルMOSFETQ20、
Q21とＮチヤンネルMOSFETQ22、Q24が設けら
れる。上記ｐチヤンネルMOSFETQ20、Q21の
ゲートは、回路の接地電位が定常的に供給される
ことによつて常時オン状態となり、ｎチヤンネル
MOSFETQ22、Q24のゲートには、上記読み出
し制御信号＋が供給される。これらのトランジスタT5、T6のコレクタ出力
は、エミツタフオロワトランジスタT7、T8を通
してデータ出力バツフアDOBに伝えられる。上
記トランジスタT7、T8のエミツタには、その動
作電流を形成するｎチヤンネルMOSFETQ18、
Q19がそれぞれ設けられ、上記読み出し制御信号
WE・CSが供給される。読み出し動作においては、ライトイネーブル信
号がハイレベルにされ、チツプ選択信号が
ロウレベルされる。これにより、読み出し制御信
号WE・CSがハイレベルに、その反転信号＋
CSがロウレベルになる。したがつて、例えば、
このとき供給されたアドレス信号axi、ayiがロウ
レベルならノアゲート回路G5が開いてその出力
信号φpa0がハイレベルになりMOSFETQ13がオ
ン状態にする。これにより差動トランジスタT1、
T2に動作電流が流れるので、メモリアレイＭ−
ARY0からの読み出し信号を増幅してコレクタか
ら送出する。一方、メインアンプMAの制御信号WE・CSが
ハイレベルになるので、電流源を構成する
MOSFETQ15〜Q19がオン状態になつて、それ
ぞれのトランジスタT5〜T8に動作電流を形成す
るので、上記センスアンプSA０の出力信号を増
幅してデータ出力バツフアDOB（図示せず）に供
給するので、外部端子から読み出し出力信号
Doutが得られる。なお、他のメモリアレイＭ−ARY1〜Ｍ−
ARY3のセンスアンプSA１〜SA３は、その動作
タイミング信号pa1〜φpa3がロウレベルになつて
動作電流を形成するMOSFETQ14等がオフ状態
になるので、出力ハイインピーダンス状態とな
る。これにより、メインアンプMAには、上記選
択されたメモリアレイＭ−ARY0の出力電流のみ
が供給される。また、書込み動作にあつては、ライトイネーブ
ル信号がロウレベルになるため、上記制御信
号WE・CSがロウレベルに、＋がハイレベ
ルになる。これにより、センスアンプSA０〜SA
３とメインアンプMAの増幅トランジスタの動作
電流を形成するMOSFETQ13〜Q19が全てオフ
状態になつて、これらの動作を禁止するものであ
る。このとき、メインアンプMAの初段回路のバ
イアス電圧は、MOSFETQ23のオン状態によつ
て約V_DD−Vf（VfはダイオードD2の順方向電圧）
にしている。また、負荷手段としてのＮチヤンネ
ルMOSFETQ22及びQ24もオン状態としてエミ
ツタフオロワトランジスタT7、T8のベース電位
を共に高くして、その出力信号を受けるデータ出
力バツフア回路DOBの入力段回路を構成すると
ころのＰチヤンネルMOSFETが共にオフ状態に
なるようにしている（図示せず）。なお、バイポーラトランジスタの動作電流を形
成するとき、そのMOSFETは、飽和領域で動作
させられている。これにより、MOSFETは、バ
イポーラトランジスタに対して、ほゞ一定（定電
流）の動作電流を形成することができるものであ
る。第３図には、上記第１図の実施例回路における
アドレスバツフアＸ−ADB（Ｙ−ADB）とアド
レスデコーダＸ−DCR（Ｙ−DCR）の一実施例の
回路図が示されている。特に制限されないが、８ビツトのアドレス信号
A0〜A7によつて、256本のワード線（又は相補
データ線）の選択信号を形成する場合、８ビツト
のアドレス信号A0〜A7は、A0〜A2、A3〜A5及
びA6、A7のように３分割される。このうち、同
図には、上記アドレス信号A0〜A2を受ける２つ
のアドレスバツフア回路が代表として示されてい
る。すなわち、外部端子から供給されたアドレス
信号A0は、CMOSレベルのアドレス信号A0を
ECLレベルの信号に変換するためのトランジス
タT10とレベルシフトダイオードD10及び定電流
源を構成するMOSFETQ30からなるエミツタフ
オロワ回路に供給される。このレベル変換出力
は、差動トランジスタT11のベースに供給され
る。この差動トランジスタT11と対をなす差動ト
ランジスタT12のベースには、ロジツクスレツシ
ヨルド電圧としての基準電圧V_BBが供給されてい
る。そして、上記差動トランジスタT11、T12の
共通エミツタには、定電流源としての
MOSFETQ31が設けられる。また、上記差動ト
ランジスタT11、T12のコレクタには、それぞれ
負荷抵抗R1、R2が設けられる。上記差動トラン
ジスタT11、T12のコレクタ出力は、マルチエミ
ツタ構造の出力トランジスタT13、T14を通して
出力される。上記アドレス信号A2を受ける他の
代表として示されいてるアドレスバツフア回路も
上記類似の回路によつて構成される。プレアドレスデコーダは、上記３ビツトのアド
レス信号A0〜A2を用いて０〜７の1/8のデコー
ド出力０〜７を形成するものである。すなわち、
上記それぞれ４つの内部相補アドレス信号a0〜
a2、０〜２をそれぞれ送出するマルチエミ
ツタを所定の組み合わせにより接続するというワ
イヤード論理構成により構成される。例えば、デ
コード出力０はa0、a1、a2、１は０、a1、a2、
２はa0、１、a2……７は０、１、２を
送出する各エミツタがそれぞれ接続されることに
よつて構成される。他のアドレス信号A3〜A5を受けるアドレスバ
ツフア及びプレアドレスデコーダ及びアドレス信
号A6、７を受けるアドレスバツフア及びプレア
ドレスデコーダも上記類似の回路によつて構成さ
れる。上記プレアドレスデコーダの出力信号は、Ｐチ
ヤンネルMOSFETQ35とＮチヤンネル
MOSFETQ36及び上記MOSFETQ36のソースと
回路の接地電位点との間に設けられたレベルシフ
トダイオードD11により構成されたCMOSインバ
ータ回路に供給される。上記レベルシフトダイオ
ードD11を設けたのは、上記CMOSインバータ回
路のロジツクスレツシヨルド電圧をレベルシフト
して、上記ECL回路によつて形成されたプレア
ドレスデコーダの出力信号とのレベルを合わせる
ためである。言い換えるならば、ECLロウレベ
ルが接地電位より高い中間レベルになるので、こ
のロウレベルのもとでもＮチヤンネル
MOSFETQ36がオフ状態になるようにされる。上記CMOSインバータ回路の出力信号は、
CMOSインバータ回路IV1によつて完全なCMOS
レベルとされ、CMOSノアゲート回路G7によつ
て構成され、ワード線（又は相補データ線）を選
択するためのアドレスデコーダ回路に供給され
る。このCMOSノアゲート回路G7には、上記ア
ドレス信号A3〜A5及びA6、A7を受ける上記類
似のアドレスバツフア及びプレアドレスデコーダ
の出力信号が供給される。上記３組のプレアドレスデコーダ出力は、それ
ぞれ1/8、1/8及び1/4の選択信号を形成するので、
合計１／256のワード線又は相補データ線の選択
信号を形成することができる。この実施例においては、上記定電流源を構成す
るMOSFETQ30〜Q34のゲートにチツプ選択信
号CSが供給され、チツプ選択状態のときのみ、
これらのMOSFETQ30〜Q34が飽和領域で動作
するようにされる。これによつて、上記アドレス
バツフア及びプレアドレスデコーダを構成する
ECL回路でのチツプ非選択状態における無駄な
電流消費が発生することを防止するものである。〔効果〕 (1) アドレスバツフアとその出力を受けるプレア
ドレスデコーダとをECL回路によつて構成す
ることにより、高速動作化を図ることができる
という効果が得られる。ちなみに、アドレスバ
ツフア及びアドレスデコーダを全てCMOS回
路によつて構成した場合には、アドレス信号が
供給されてから、ワード線又は相補データ線の
選択信号が形成されるまで約14nsもかかつてし
まうが、上記ECL回路を用いることによつて
約8nsもの高速化を実現することができる。 (2) メモリアレイ及び上記選択信号を形成する回
路をCMOS回路によつて構成するものである
ので、バイポーラ型RAMに比べて大幅な低消
費電力化を図ることができるという効果が得ら
れる。 (3) 上記アドレスバツフアとプレアドレスデコー
ダとセンスアンプ、メインアンプもECL回路
化することによつて、より高速動作化を実現で
きるという効果が得られる。 (4) 上記ECL回路の動作電流を形成する定電流
源として、その動作期間だけオン状態になつて
定電流を流すMOSFETを用いることによつ
て、ECL回路の低消費電力化を図ることがで
きるという効果が得られる。 (5) CMOSスタテイツク型RAMにおけるセンス
アンプとして、バイポーラ型トランジスタによ
り構成された差動トランジスタを用いることに
よつてデータ線にはその電流増幅率の逆比例に
従つた微小電流しか流れない。言い換えると、
メモリセルのセルサイズを小さくしてその電流
駆動能力を小さくしても、センスアンプの動作
電流（を大きくできる。これにより、大記憶容
量化と高速読み出し動作を実現できるという効
果が得られる。以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、第１図の実施例回路のメモリセル
は、上記情報保持用抵抗に代え、ｐチヤンネル
MOSFETを用いるものであつてもよい。また、
上記CMOS回路に代え、ｎチヤンネルMOSFET
か又はｐチヤンネルMOSFETのMOSFET一方
により構成するものとしてもよい。また、その周
辺回路の具体的回路構成及びタイミング制御は、
種々の実施形態を採ることができるものである。〔利用分野〕この発明は、半導体記憶装置として広く利用で
きるものである。

【図面の簡単な説明】

第１図は、この発明をCMOSスタテイツク型
RAMに適用した場合の一実施例を示す回路図、
第２図は、第１図に示した実施例における読み出
し回路の一実施例を示す回路図、第３図は、第１
図に示した実施例におけるアドレスバツフアとア
ドレスデコーダの一実施例を示す回路図である。Ｘ−ADB……Ｘアドレスバツフア、Ｙ−ADB
……Ｙアドレスバツフア、Ｘ−DCR……Ｘアド
レスデコーダ、Ｙ−DCR……Ｙアドレスデコー
ダ、MC……メモリセル、Ｗ……書込み回路、Ｒ
……読み出し回路、SA０〜SA３……センスアン
プ、MA……メインアンプ、DOB……データ出
力バツフア、DIB……データ入力バツフア、
CON……制御回路。

Claims

【特許請求の範囲】１ ECL回路によつて構成されたアドレスバツ
フア回路及びその出力信号を受けるプレアドレス
デコーダ回路と、このプレアドレスデコーダ出力
を受け、メモリアレイの選択信号を形成する
CMOSアドレスデコーダ回路とを含むことを特
徴とする半導体記憶装置。２上記メモリアレイは、MOSFETによつて構
成されたスタテイツク型RAMを構成するもので
あることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。