DE102006028107A1

DE102006028107A1 - Schaltkreis und Verfahren zum Ermitteln des Resistiv-Zustands einer resistiven Speicherzelle

Info

Publication number: DE102006028107A1
Application number: DE102006028107A
Authority: DE
Inventors: Jens Egerer
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-04-19
Filing date: 2006-06-19
Publication date: 2007-10-25
Also published as: EP1847999A9; JP2011096364A; KR100876740B1; KR20070103691A; EP1847999B1; CN101060012A; EP1847999A2; JP2007294092A; US7495971B2; EP1847999A3; US20070247892A1

Abstract

Gemäß einem Verfahren wird der Resistiv-Zustand der ausgelesenen Speicherzelle ermittelt, indem ein Strom, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle, verglichen wird mit einem Referenz-Strom, welcher abhängig sein kann von einem Resistiv-Zustand von mindestens einer resistiven Referenz-Speicherzelle.

Description

Die Erfindung betrifft einen Schaltkreis und ein Verfahren zum Ermitteln des Resisitv-Zustands einer resistiven Speicherzelle.
Herkömmlicherweise wird der Resistiv-Zustand einer resistiven Speicherzelle ermittelt und damit das in der resistiven Speicherzelle gespeicherte Datenbit, in denen ein Operationsverstärker verwendet wird zum Vergleichen einer Spannung, welche abhängig ist von dem Resistiv-Zustand der Speicherzelle, mit einer Referenzspannung, welche von einer resistiven Referenz-Speicherzelle erhalten wurde. Eine Referenz-Speicherzelle wird verwendet zum Bereitstellen der Referenzspannung, wobei die Referenz-Speicherzelle derselben Temperatur ausgesetzt ist und denselben Spannungseinflüssen unterliegt wie die ausgelesene Speicherzelle und sie unterliegt typischerweise denselben Herstellungstoleranzen wie die ausgelesene Speicherzelle.
Eine resistive Speicherzelle weist einen Widerstand auf, welcher derart programmiert werden kann, dass sie entweder einen hohen Widerstandswert oder einen niedrigen Widerstandswert aufweist, wenn auf sie zugegriffen wird. Ein Beispiel einer herkömmlichen resistiven Speicherzelle ist eine programmierbare Metallisierungszelle (Programmable Metallization Cell, PMC), bei welcher eine elektrochemische Steuerung von Metallmengen im Nanobereich in dünnen Festkörperschichten verwendet wird. Eine PMC kann einen niedrigen Widerstandswert aufweisen, beispielsweise in der Größenordnung von 10⁴ Ohm und einen hohen Widerstandswert in der Größenordnung von beispielsweise 10⁹ Ohm. Der niedrige Widerstandswert kann ein Datenbit repräsentieren mit einem logischen Wert "1" und der hohe Widerstandswert kann ein Datenbit repräsentieren mit einem logischen Wert "0" (oder umgekehrt). Ein anderes Beispiel einer herkömmlichen resistiven Speicherzelle ist eine Phasenänderungsspeicher-Speicherzelle (phase change memory cell), welche einen hohen Widerstandswert in einem Amorph-Zustand aufweist und einen niedrigen Widerstandswert in einem Kristallin-Zustand.
Ein Heizelement wird verwendet zum Heizen eines programmierbaren Volumens der Phasenänderungsspeicher-Speicherzelle und dafür, um das programmierbare Volumen in den Amorph-Zustand oder in den Kristallin-Zustand zu bringen.
Aus Hönigschmid et al., Sensing part optimization and signal margin screening of a 0,18 μm 16Mb MRAM, Supplemental material, VLSI circuits, 2004, ist ein Schaltkreis zum Auslesen von CBRAM-Speicherzellen (CBRAM = Conductive Bridging RAM) beschrieben, bei welchem der Strom von Referenz-Speicherzellen in einen Lesezweig gespiegelt wird, der die eigentliche Speicherzelle enthält. Ein Operationsverstärker vergleicht dann die Spannungen an dem Stromspiegel der Referenzzellen und die Spannung in den Zweig mit der Speicherzelle und entscheidet aufgrund des Unterschieds in den Spannungen, ob in der Speicherzelle eine logische "0" oder eine logische "1" gespeichert wurde.
Gemäß einem Ausführungsbeispiel der Erfindung werden ein Verfahren und ein Schaltkreis bereitgestellt zum Bestimmen des Resistiv-Zustands einer ausgelesenen resistiven Speicherzelle. Das Verfahren und der Betrieb des Schaltkreises basieren auf einem Ermitteln des Resistiv-Zustands der Speicherzelle mittels Vergleichens eines Stroms, welcher abhängig ist von dem Resistiv-Zustand der Speicherzelle, mit einem Referenzstrom.
Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein Verfahren zum Ermitteln eines Resistiv-Zustands einer resistiven Speicherzelle bereitgestellt, wobei das Verfahren aufweist:

– Ermitteln eines Resistiv-Zustands einer ausgelesenen Speicherzelle mittels Vergleichens eines Stroms, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle, mit einem Referenzstrom,
– wobei der Resistiv-Zustand der ausgelesenen Speicherzelle ein Datenbit repräsentiert, welches von der ausgelesenen Speicherzelle gespeichert wird.

Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein Verfahren zum Ermitteln eines Resistiv-Zustands einer resistiven Speicherzelle bereitgestellt, wobei das Verfahren aufweist:

– Verwenden eines ersten Stromspiegels zum Zuführen eines Stromes, welcher abhängig ist von einem Resistiv-Zustand einer ausgelesenen Speicherzelle, zu einem Lese-Schaltkreis,
– Verwenden mindestens eines zweiten Stromspiegels zum Zuführen eines Referenzstroms, welcher abhängig ist von einem Resistiv-Zustand von mindestens einer resistiven Referenz-Speicherzelle, zu dem Lese-Schaltkreis,
– Verwenden eines ersten Level-Shifters zum Begrenzen einer an der ausgelesenen Speicherzelle anliegenden Spannung,
– Verwenden mindestens eines zweiten Level-Shifters zum Begrenzen einer Spannung, welche an der Referenz-Speicherzelle anliegt, und
– Verwenden des Lese-Schaltkreises zum Ermitteln des Resistiv-Zustands der ausgelesenen Speicherzelle, indem der Referenzstrom mit dem Strom, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle, verglichen wird, wobei der Resistiv-Zustand der ausgelesenen Speicherzelle ein Datenbit anzeigt, welches von der ausgelesenen Speicherzelle gespeichert wird.

Ein Speicher-Schaltkreis weist eine resistive Speicherzelle, mindestens eine resistive Referenz-Speicherzelle sowie einen Lese-Schaltkreis auf, wobei der Lese-Schaltkreis einen ersten Eingang aufweist, welcher mit der resistiven Speicherzelle gekoppelt ist und einen zweiten Eingang, welcher mit der mindestens einen resistiven Referenz-Speicherzelle gekoppelt ist. Der Lese-Schaltkreis weist ferner einen Ausgang auf, an welchem ein Ausgangssignal bereitgestellt wird basierend auf einem Verhältnis zwischen einem Referenzstrom von der resistiven Referenz-Speicherzelle und einem Strom, welcher abhängig ist von einem Resistiv-Zustand der Speicherzelle.
Gemäß einem anderen Ausführungsbeispiel der Erfindung weist ein Speicher-Schaltkreis auf eine resistive Speicherzelle sowie mindestens eine resistive Referenz-Speicherzelle. Weiterhin weist der Speicher-Schaltkreis einen Lese-Schaltkreis auf zum Bereitstellen eines Ausgangssignals basierend auf einem Verhältnis eines Referenzstroms von der mindestens einen resistiven Referenz-Speicherzelle und einem Strom, welcher abhängig ist von dem Resistiv-Zustand der Speicherzelle.
Weiterhin ist in dem Speicherschaltkreis ein erster Stromspiegel vorgesehen zum Zuführen des Stroms, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle, zu dem Lese-Schaltkreis sowie einen zweiten Stromspiegel zum Zuführen des Referenz-Stroms zu dem Lese-Schaltkreis. Weiterhin sind ein erster Level-Shifter zum Verschieben einer Spannung zwischen der ausgelesenen Speicherzelle und dem ersten Stromspiegel sowie ein zweiter Level-Shifter zum Verschieben einer Spannung zwischen der mindestens einen resistiven Referenz-Speicherzelle und dem zweiten Stromspiegel.
Durch die dargestellten Ausführungsbeispiele der Erfindung wird die Verwendung von Operationsverstärkern, die eine relativ große Fläche auf dem Chip beanspruchen, vermieden. Ferner sind bisher zur Reduktion der Offset-Spannung erforderliche größere Transistoren oder spezielle Schaltungstechniken gegebenenfalls für hohe Bias-Ströme gemäß den Ausführungsbeispielen nicht erforderlich.
Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Gemäß einer Ausgestaltung der Erfindung weist das Verfahren zum Ermitteln des Resistiv-Zustands einer resistiven Speicherzelle ferner das Erhalten des Referenz-Stroms, welcher abhängig von einem Resistiv-Zustand mindestens einer resistiven Referenz-Speicherzelle, auf.
Gemäß dieser Ausgestaltung der Erfindung können die ausgelesene Speicherzelle und die Referenz-Speicherzelle ausgewählt werden aus der Gruppe bestehend aus einer programmierbaren Metallisierungszelle (Programmable Metallization Cell, PMC, auch bezeichnet als Conductive Bridging RAM) und einer Phasenänderungsspeicher-Speicherzelle.
Weiterhin kann gemäß einer Ausgestaltung der Erfindung vorgesehen sein, dass der Referenz-Strom, welcher abhängig ist von einem Resistiv-Zustand einer ersten resistiven Referenz-Speicherzelle, welche auf einen niedrigen Widerstand gesetzt wurde und von einem Resistiv-Zustand einer zweiten resistiven Referenz-Speicherzelle, welcher auf einen hohen Widerstandswert gesetzt wurde bezüglich des niedrigen Widerstandswerts der ersten resistiven Referenz-Speicherzelle, erhalten wird.
Gemäß einer anderen Ausgestaltung der Erfindung kann ferner vorgesehen sein:

– Verwenden eines ersten Stromspiegels zum Zuführen des Stromes, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle, in einen Lese-Schaltkreis,
– Verwenden eines zweiten Stromspiegels zum Zuführen eines Referenz-Stroms, welcher abhängig ist von einem Resistiv-Zustand von mindestens einer resistiven Referenz-Speicherzelle in den Lese-Schaltkreis, und
– Verwenden des Lese-Schaltkreises zum Durchführen des Vergleichschritts.

Gemäß einem anderen Ausführungsbeispiel der Erfindung weist der erste Stromspiegel ein anderes Stromspiegel-Verhältnis auf als der zweite Stromspiegel.
Weiterhin kann der Lese-Schaltkreis einen Stromspiegel aufweisen, welcher seinerseits einen ersten Zweig aufweist, welchem der Strom zugeführt wird, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle, sowie einen zweiten Zweig, welchem der Referenz-Strom zugeführt wird.
Ferner kann der Lese-Schaltkreis eine Mehrzahl von miteinander kreuzgekoppelten Feldeffekttransistoren aufweisen.
Gemäß einer Weiterbildung des Verfahrens wird ein erster Level-Shifter verwendet zum Verschieben einer Spannung zwischen der ausgelesenen Speicherzelle und dem ersten Stromspiegel. Ferner wird ein zweiter Level-Shifter verwendet zum Verschieben einer Spannung zwischen der Referenz-Speicherzelle und dem zweiten Stromspiegel.
Gemäß einer anderen Ausgestaltung des Verfahrens gemäß einem Ausführungsbeispiel der Erfindung ist es vorgesehen, dass der Strom, welcher abhängig ist von einem Resistiv-Zustand der ausgelesenen Speicherzelle, erhalten wird, indem ein Strom, welcher durch eine Referenz-Speicherzelle fließt, von einem Strom subtrahiert wird, welcher durch die ausgelesene Speicherzelle fließt. Ferner wird gemäß dieser Ausgestaltung der Erfindung der Referenz-Strom erhalten, indem der Strom, welcher durch die ausgelesene Speicherzelle fließt, subtrahiert wird von dem Strom, welcher durch die Referenz-Speicherzelle fließt.
Weiterhin kann der Lese-Schaltkreis einen ersten Stromspiegel aufweisen, welcher einen Zweig enthält, welchem der Referenzstrom zugefügt wird und einen anderen Zweig, welchem der Strom zugefügt wird, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle, wobei der Leseschaltkreis ein Ausgangssignal bereitstellt, welches das Datum repräsentiert von dem Zweig, welchem der Referenz-Strom zugeführt wird.
Gemäß einer Ausgestaltung der Erfindung weist der Speicher-Schaltkreis einen ersten Stromspiegel auf, welcher zwischen die resistive Speicherzelle und den ersten Eingang des Lese-Schaltkreises geschaltet ist sowie einen zweiten Stromspiegel, der zwischen die mindestens eine resistive Referenz-Speicherzelle und den zweiten Eingang des Lese-Schaltkreises geschaltet ist.
Weiterhin kann ein erster Level-Shifter vorgesehen sein, welcher zwischen die resistive Speicherzelle und den ersten Eingang des Lese-Schaltkreises geschaltet ist sowie ein zweiter Level-Shifter, welcher zwischen die mindestens eine resistive Referenz-Speicherzelle und den zweiten Eingang des Leseschaltkreises geschaltet ist.
Gemäß einer anderen Ausgestaltung des Speicher-Schaltkreises weist der Lese-Schaltkreis einen Stromspiegel auf, welcher das Ausgangssignal bereitstellt, wobei der Stromspiegel einen ersten Zweig enthält, welchem der Strom zugeführt wird, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle, sowie einen zweiten Zweig, welchem der Referenz-Strom zugeführt wird.
Der Lese-Schaltkreis kann eine Mehrzahl miteinander kreuzgekoppelter Feldeffekttransistoren aufweisen.
Die resistive Speicherzelle kann eine programmierbare Metallisierungszelle oder eine Phasenänderungsspeicher-Speicherzelle sein und die mindestens eine resistive Referenz-Speicherzelle kann eine programmierbare Metallisierungs-Zelle aufweisen oder eine Phasenänderungsspeicher-Speicherzelle.
Ferner kann ein Subtraktions-Schaltkreis vorgesehen sein zum Subtrahieren des Referenz-Stroms von dem Strom, welcher abhängig ist von dem Resistiv-Zustand der Speicherzelle. Ein anderer Subtraktions-Schaltkreis kann ebenfalls vorgesehen sein zum Subtrahieren des Stroms, welcher abhängig ist von dem Resistiv-Zustand der Speicherzelle, von dem Referenz-Strom.
Gemäß einer anderen Ausgestaltung der Erfindung weist der Lese-Schaltkreis einen ersten NFET mit einem Steuer-Anschluss, einen zweiten NFET mit einem Steuer-Anschluss, einen ersten PFET mit einem Steuer-Anschluss und einen zweiten PFET mit einem Steuer-Anschluss auf. Ferner kann ein erster Knoten vorgesehen sein, der mit dem ersten NFET, dem ersten PFET, dem Steuer-Anschluss des zweiten NFET und mit dem Steuer-Anschluss des zweiten PFET gekoppelt ist. Weiterhin kann ein zweiter Knoten vorgesehen sein, welcher mit dem zweiten NFET, dem zweiten PFET, dem Steuer-Anschluss des ersten NFET und mit dem Steuer-Anschluss des ersten PFET gekoppelt ist. Dem ersten Knoten kann ein Strom zugeführt werden, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle und dem zweiten Knoten kann der Referenz-Strom zugeführt sein.
Ein Schaltkreis zum Ermitteln eines Resistiv-Zustands einer ausgelesenen resistiven Speicherzelle weist gemäß einem Ausführungsbeispiel der Erfindung Mittel zum Bereitstellen eines Referenzstroms auf sowie Vergleichsmittel zum Bereitstellen eines Ausgangssignals basierend auf einem Verhältnis eines Referenz-Stroms und eines Stroms, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
Es zeigen
1 ein Blockdiagramm eines Schaltkreises zum Ermitteln des Resistiv-Zustands einer resistiven Speicherzelle gemäß einer Ausführungsform der Erfindung;
2 ein Schaltungsdiagramm eines Lese-Schaltkreises gemäß einem ersten Ausführungsbeispiel der Erfindung;
3 ein Schaltungsdiagramm eines Lese-Schaltkreises gemäß einem zweiten Ausführungsbeispiel der Erfindung;
4 ein Schaltungsdiagramm eines Lese-Schaltkreises gemäß einem dritten Ausführungsbeispiel der Erfindung; und
5 ein Schaltungsdiagramm eines Lese-Schaltkreises gemäß einem vierten Ausführungsbeispiel der Erfindung.
In der folgenden Beschreibung der Ausführungsbeispiele der Erfindung wird die Erfindung anhand von programmierbaren Metallisierungszellen (Programmable Metallization Cells, PMC) auch bezeichnet als Conductive Brigding-Direktzugriffsspeicher (Conductive Brigding Random Access Memory, CBRAM) beispielhaft dargestellt, wobei die PMCs lediglich ein Beispiel von resistiven Speicherzellen darstellen, welche im Rahmen der Erfindung eingesetzt werden können. Es ist darauf hinzuweisen, dass jede andere Art einer resistiven Speicherzelle ebenfalls im Rahmen der Erfindung eingesetzt werden kann. Beispielsweise können Phasenänderungsspeicher-Speicherzellen (Phase Change Memory, PCM) oder andere Arten von Speicherzellen, welche einen programmierbaren Widerstand aufweisen, verwendet werden.
Wenn eine PMC ausgelesen wird, so wird die Spannung an dem Widerstand der Speicherzelle üblicherweise in einem Bereich zwischen 100 mV und 200 mV gehalten. In dem Fall, bei dem eine ausgelesene PMC einen Niedrig-Widerstand-Zustand mit einem niedrigen Widerstandswert von beispielsweise 10⁴ Ohm aufweist, beträgt ein typischer Strom, welcher durch den Speicherwiderstand fließt, 10 μA. In dem Fall, bei dem die PMC einen Hoch-Widerstand-Zustand mit einem hohen Widerstandswert von beispielsweise 10⁹ Ohm aufweist, beträgt ein typischer Strom, welcher durch den Speicherwiderstand fließt, 100 pA. In der folgenden Beschreibung wird dem Niedrig-Widerstand-Zustand ein Datenbit mit einem Logikwert "1" zugeordnet und dem Hoch-Widerstand-Zustand wird ein Datenbit mit einem Logikwert "0" zugeordnet, obwohl die umgekehrte Zuordnung alternativ ebenfalls vorgesehen sein kann.
Die Ausführungsbeispiele der Erfindung basieren auf einem Lesen des Inhalts einer resistiven Speicherzelle mittels Vergleichens des durch die ausgelesene resistive Speicherzelle fließenden Stroms mit einem Referenzstrom, welcher beispielsweise abhängig ist von dem Strom, welcher durch eine oder mehrere resistive Referenz-Speicherzellen fließt.
1 zeigt ein Blockdiagramm eines Schaltkreises 100 zum Ermitteln des Resistiv-Zustands der resistiven Speicherzelle 105. Das gespeicherte Datenbit repräsentiert eine logische "1" oder eine logische "0" abhängig von dem Resistiv-Zustand des Widerstands 106 der Speicherzelle 105. Wird beispielsweise ermittelt, dass der Widerstand 106 einen Niedrig-Resistiv-Zustand aufweist, so speichert die resistive Speicherzelle eine logische "1". Vergleichsmittel, in diesem Beispiel ein Lese-Schaltkreis 145, sind vorgesehen zum Vergleichen des Stroms in einem Zweig D mit dem Strom in einem Zweig E, um den Resistiv-Zustand der Speicherzelle 105 zu bestimmen und somit das in der Speicherzelle 105 gespeicherte Datenbit. Der in dem Zweig D fließende Strom ist abhängig von dem Strom I_cell, welcher durch die Speicherzelle 105 fließt und ist somit abhängig von dem Wert des Widerstands 106 der Speicherzelle 105. Der in dem Zweig E fließende Strom ist ein Referenzstrom I_ref. Eine oder mehrere resistive Referenz-Speicherzellen 110, 115 sind vorgesehen und dienen als ein Mittel zum Bereitstellen des Referenz-Stroms I_ref. Die resistiven Referenz-Speicherzellen 110, 115 sind derselben Temperatur, derselben Spannung und denselben Stromeinflüssen ausgesetzt wie die ausgelesene Speicherzelle 105 und werden üblicherweise in gleicher Weise wie die ausgelesene Speicherzelle 105 den Herstellungstoleranzen und Herstellungsungenauigkeiten unterworfen.
Der Referenzstrom I_ref kann abhängig sein von dem Strom, welcher durch den Widerstand von nur einer resistiven Referenz-Speicherzelle fließt. So kann beispielsweise der Referenz-Strom I_ref abhängig sein von dem Strom I₁, welcher durch einen ersten Widerstand 111 einer ersten resistiven Referenz-Speicherzelle 110 fließt. In diesem Fall wird die erste resistive Referenz-Speicherzelle 110 beispielsweise auf einen niedrigen Widerstandswert gesetzt.
Wenn der Hoch-Resistiv-Zustand und der Niedrig-Resistiv-Zustand der resistiven Speicherzelle in einer bestimmten Technologie oder Ausführungsform verwendet werden, deren Widerstandswerte sich nicht zu sehr voneinander unterscheiden, so wird sich der Strom, welcher durch die Speicherzelle, welche sich in dem Niedrig-Resistiv-Zustand befindet, fließt, nicht erheblich unterscheiden von dem Strom, welcher durch die Speicherzelle fließt, welche sich in dem Hoch-Resistiv-Zustand befindet. In diesem Fall ist es vorteilhaft, den Referenz-Strom I_ref unter Verwendung von zwei resistiven Referenz-Speicherzellen 110, 115 zu erhalten. Der Referenz-Strom I_ref ist dann abhängig von dem Strom I₁, der durch die erste resistive Referenz-Speicherzelle 110 fließt sowie abhängig von dem zweiten Strom I₂, welcher durch die zweite resistive Referenz-Speicherzelle 115 fließt. Die zweite resistive Referenz-Speicherzelle 115 ist auf einen Hoch-Resistiv-Zustand gesetzt, welchem in diesem Beispiel der Logikwert "0" zugeordnet ist. Der Referenzstrom I_ref ist beispielsweise einfach gleich der Summe der Ströme, welche durch die beiden resistiven Referenz-Speicherzellen 110 und 115 fließen, wobei jedoch die Summe multipliziert sein kann mit einem geeigneten Faktor. Weiterhin kann vorgesehen sein, dass der Strom, welcher durch eine resistive Referenz-Speicherzelle der Referenz-Speicherzellen oder durch beide resistive Referenz-Speicherzellen 110, 115 fließt, mit einem geeigneten Faktor multipliziert wird. Ein wichtiger Aspekt liegt darin, einen Referenz-Strom I_ref zu erhalten, der mit einem Strom verglichen werden kann, welcher abhängig ist von dem Strom I_cell welcher durch die Speicherzelle 105 fließt, so dass der Resistiv-Zustand der Speicherzelle 105 und damit das in der Speicherzelle 105 gespeicherte Datenbit zuverlässig ermittelt werden kann.
Der Lese-Schaltkreis 145 stellt ein Ausgangssignal out_n bereit, abhängig von dem Verhältnis des Betrags des in dem Zweig D fließenden Stroms und dem Betrag des in dem Zweig E fließenden Stroms, welcher der Referenzstrom I_ref ist. Wenn mittels des Lese-Schaltkreises 145 ermittelt wird, dass der Strom in Zweig D größer ist als der Referenzstrom I_ref, so zeigt das Ausgangssignal out_n an, dass die Speicherzelle 105 einen Niedrig-Widerstand-Zustand aufweist und ein Datenbit mit einem logischen Wert "1" speichert. Wenn jedoch mittels des Lese-Schaltkreises 145 ermittelt wird, dass der Strom in Zweig D kleiner ist als der Referenzstrom I_ref, dann zeigt das Ausgangssignal out_n an, dass die Speicherzelle 105 einen Hoch-Widerstand-Zustand aufweist und ein Datenbit mit einem logischen Wert "0" speichert. Es ist anzumerken, dass der Lese-Schaltkreis 145 im Wesentlichen als Strom-Komparator funktioniert und ein Fachmann ist in der Lage, den Lese-Schaltkreis in einer Vielzahl unterschiedlicher Arten zu realisieren. Vier konkrete Beispiele zum Ausführen des Lese-Schaltkreises werden im Folgenden näher beschrieben. Die Erfindung ist jedoch nicht durch diese Beispiele beschränkt.
Ein erster Stromspiegel 155 kann verwendet werden zum Spiegeln des Stroms I_cell, welcher durch den Widerstand 106 der Speicherzelle 105 fließt, in den Zweig D des Lese-Schaltkreises 145. Somit dient der Stromspiegel 155 als ein Mittel zum Zuführen des Stroms I_{cell zu dem Lese-Schaltkreis} 145. In gleicher Weise kann ein zweiter Stromspiegel 135 verwendet werden zum Spiegeln des Stroms I₁, welcher durch den Widerstand 111 der ersten resistiven Referenz-Speicherzelle 110 fließt, in einen anderen Zweig E des Lese-Schaltkreises. Somit dient der zweite Stromspiegel 135 als ein Mittel zum Zuführen des Stroms I₁ zu dem Lese-Schaltkreis 145. Wenn die zweite resistive Referenz-Speicherzelle 115 optional vorgesehen ist, so kann ein dritter Stromspiegel 140 vorgesehen sein zum Spiegeln des Stroms I₂, welcher durch den Widerstand 116 der zweiten resistiven Referenz-Speicherzelle 115 fließt, in den Zweig E des Lese-Schaltkreises 145, so dass der Referenzstrom I_ref in dem Zweig E sich ergibt als die Summe der Ströme von dem zweiten Stromspiegel und dem dritten Stromspiegel 140. Der dritte Stromspiegel 140 dient dann als ein Mittel zum Zuführen des Stroms I₂ zu dem Lese-Schaltkreis 145. Die Spiegel-Verhältnisse des ersten Stromspiegels 145, des zweiten Stromspiegels 135 und des dritten Stromspiegels 140 sollten derart gewählt werden, dass sie derart zusammen wirken können, dass es dem Lese-Schaltkreis 145 ermöglicht wird, zuverlässig zu ermitteln, ob der Strom in Zweig D oder der Referenzstrom I_ref in Zweig E größer ist. Auf diese Weise kann das in der Speicherzelle 105 gespeicherte Datenbit eindeutig ermittelt werden.
Abhängig von dem spezifischen Widerstand der verwendeten Speicherzellen können Level-Shifter vorgesehen sein. Werden beispielsweise PMCs verwendet, so ist es üblicherweise erforderlich, die Spannung an den Widerständen einer PMC zu begrenzen derart, dass die Spannung in dem Bereich von 100 mV bis 200 mV liegt. Level-Shifter-Mittel, beispielsweise die Level-Shifter 120, 125 und 130 sind zu diesem Zweck vorgesehen. Mittels Verschiebens der Spannung zwischen einer jeden resistiven Speicherzelle 105, 110 und 115 und dem jeweiligen Stromspiegel 155, 135 und 140 können die Spannungen an den Widerständen 106, 111 und 116 einer jeweiligen resistiven Speicherzelle 105, 110 und 115 auf dem gewünschten Wert begrenzt werden. Die Level-Shifter 120, 125 und 130 können derart eingerichtet sein, dass sie Auswähl-Transistoren zum Zugreifen auf die resistiven Speicherzellen 105, 110 und 115 aufweisen. Ein Level-Shifter-Design mit Auswähl-Transistoren kann gleich sein dem herkömmlichen Design, wie es in einem dynamischen Direktzugriffsspeicher (Dynamic Random Access Memory, DRAM) verwendet wird. Das Gate eines Auswähl-Transistors kann mit einer Wortleitung verbunden sein und das Drain des Auswähl-Transistors kann mit der Bitleitung verbunden sein.
Optional ist es ferner möglich, Konstantströme zu den Strömen, welche durch die resistiven Referenz-Speicherzellen 110, 115 und durch die auszulesende Speicherzelle 105 fließen, zu addieren. Beispielsweise können Konstantströme derart addiert werden, dass sie durch die Stromspiegel 135, 155 in den zweiten B und C in Richtung Massepotenzial fließen und in einer Option ferner durch den dritten Stromspiegel 140 in Zweig A in Richtung des Massepotenzials, so dass die Ströme in den Stromspiegeln (erster Stromspiegel 155, zweiter Stromspiegel 135 und gegebenenfalls dritter Stromspiegel 140) und in dem Lese-Schaltkreis 145 erhöht werden. Theoretisch beschleunigt das die Evaluierung in dem Lese-Schaltkreis 145. Wenn solche Konstantströme addiert werden, besteht jedoch das Risiko, dass die evaluierten Ströme, welche durch die Zweige D und E fließen, sich nur sehr wenig voneinander unterscheiden und damit die Evaluierung-Zeitdauer, welche benötigt wird für eine sichere Entscheidung zwischen „0" und „1", länger wird. Solche zusätzlichen Konstantströme können ferner an anderen Stellen hinzugefügt werden, beispielsweise direkt in die Zweige D und E des Lese-Schaltkreises 145.
Ein Inverter 160 kann vorgesehen sein zum Treiben einer größeren kapazitiven Last. In einigen Fällen, in denen es aufgrund einer besonderen Implementierung des Lese-Schaltkreises 145 erforderlich ist, kann der Inverter 160 den Ausgang (out) auf den vollen Logik-Pegel des Chips ziehen.
Vier mit den Bezugszeichen 145A, 145B, 145C bzw. 145D bezeichnete Ausführungsformen des Lese-Schaltkreises 145 werden im Folgenden näher erläutert.
Diese Ausführungsbeispiele dienen lediglich als Beispiele und die Erfindung ist nicht dahingehend zu interpretieren, dass sie notwendigerweise darauf beschränkt ist, dass eine dieser beschriebenen Ausführungsformen verwendet wird. Ähnliche Schaltkreiskomponenten werden mit gleichen Bezugszeichen in allen Ausführungsformen bezeichnet.
Die Lese-Schaltkreise 145A, 145B, 145C und 145D können mit einer geringen Anzahl von Transistoren realisiert werden, so dass das Schaltkreis-Layout in ein relativ kleines und enges Raster zusammengefasst werden kann. Auf diese Weise kann ein Speicher-Chip eine Anzahl von Lese-Schaltkreisen 145A, 145B, 145C oder 145D enthalten die ausreichend ist, um einer großen Anzahl von auszulesenden Speicherzellen zu ermöglichen, parallel gelesen zu werden und es ermöglichen, dass die verstärkten Signale auf einen Datenbus geschaltet werden können. In gleicher Weise wie die Lese-Verstärker, welche in einem herkömmlichen DRAM vorgesehen sind, kann beispielsweise ein Lese-Schaltkreis 145A, 145B, 145C oder 145D in dem Layout für jede vierte Bitleitung vorgesehen sein. Jeder der Lese-Schaltkreise 145A, 145B, 145C und 145D benötigt eine relativ kleine Fläche auf dem Chip verglichen mit der Fläche, die benötigt wird zum Implementieren herkömmlicher Operationsverstärker. Die Lese-Schaltkreise 145A, 145B, 145C und 145D können relativ einfach implementiert werden und große Transistoren werden zum Reduzieren von Offset-Spannungsfehlern nicht benötigt, wie sie benötigt werden, wenn ein herkömmlicher Operationsverstärker verwendet wird, beispielsweise um ein Datenbit aus einer resistiven Speicherzelle zu lesen. Der volle Logik-Pegel des Chips oder ein Pegel, der diesem nahe kommt, wird an dem Ausgang eines jeweiligen Lese-Schaltkreises 145A, 145B, 145C und 145D erhalten und ein zusätzlicher Level-Shifter ist zu diesem Zweck nicht erforderlich.
2 ist ein Schaltkreis-Diagramm eines Schaltkreises 100A zum Ermitteln des Resistiv-Zustands der resistiven Speicherzelle 105. Der Schaltkreis 105a implementiert ein erstes Ausführungsbeispiel eines Lese-Schaltkreises 145A zum Lesen der resistiven Speicherzelle 105. Der Lese-Schaltkreis 145A ist als ein Stromspiegel ausgestaltet mit N-Kanal-Feldeffekttransistoren N32 und N33 und ist mit gestrichelten Linien in 2 dargestellt.
Der erste Strom I₁, welcher durch die erste resistive Referenz-Speicherzelle 110 fließt, wird in Zweig E des ersten Lese-Schaltkreises 145A gespiegelt mittels des von den P-Kanal-Feldeffekttransistoren (PFET) P21 und P22 gebildeten Stromspiegels. Optional ist es vorgesehen, dass der zweite Strom I₂, welcher durch die zweite resistive Referenz-Speicherzelle 115 fließt, in Zweig E des ersten Lese-Schaltkreises 145A gespiegelt wird mittels des Stromspiegels, der gebildet wird von P-Kanal-Feldeffekttransistoren (PFET) P11 und P12. Der Strom I_cell, welcher durch die resistive Speicherzelle 105 fließt, wird in Zweig D des ersten Lese-Schaltkreises 145A gespiegelt mittels des Stromspiegels, der gebildet wird von P-Kanal-Feldeffekttransistoren (PFET) P31 und P32. In diesem Ausführungsbeispiel der Erfindung weist der von den PFETs P31 und P32 gebildete Stromspiegel ein Spiegelverhältnis von 1:1 auf. Der erste Lese-Schaltkreis 145A spiegelt dann den Strom I_cell von Zweig D in den Ausgangs-Zweig E unter Verwendung eines Spiegel-Verhältnisses von 1:2.
Die PFETs P32 und P22 arbeiten gegen die NFETs N32 und N33 des ersten Lese-Schaltkreises 145A derart, dass, wenn nur eine Referenz-Speicherzelle 110 verwendet wird, der Knoten Z des ersten Lese-Schaltkreises 145A auf die Spannung gezogen wird, der der Logikwert "0" zugeordnet ist oder auf die Spannung, der der Logikwert "1" zugeordnet ist, abhängig davon, ob das Zweifache des Stroms aus I_cell, welcher durch die resistive Speicherzelle 105 fließt, größer ist als der Strom I₁, welcher durch die erste resistive Referenz-Speicherzelle 110 fließt.
In dem Fall, in dem zwei resistive Referenz-Speicherzellen 110, 115 verwendet werden, wird der Knoten Z des ersten Lese-Schaltkreises 145A auf die Spannung gezogen, welcher der Logikwert "0" zugeordnet ist bzw. auf die Spannung, welcher der Logikwert "1" zugeordnet ist. Abhängig davon, ob der zweifache Strom des Stroms I_cell, welcher durch die resistive Speicherzelle 105 fließt, größer ist als die Summe der Ströme I₁ und I₂, welche durch die erste resistive Referenz-Speicherzelle 110 bzw. die zweite resistive Referenz-Speicherzelle 115 fließt.
Andere Kombinationen von Spiegel-Verhältnissen sind ebenfalls möglich. Der Stromspiegel, welcher von P31 und P32 gebildet wird und der Stromspiegel, welcher von N32 und N33 gebildet wird, wirken beispielsweise derart zusammen, dass ein Verstärkungsfaktor von mindestens 1,5, beispielsweise Faktor 2 von dem Stromspiegel, welcher gebildet wird von P21 und P22, bereitgestellt wird und möglicherweise ein Faktor 2 von dem Stromspiegel, welcher von P11 und P12 gebildet wird vorgesehen ist.
Der maximale Strom, welcher durch Zweig E fließt, wird durch den kleineren Strom bestimmt, der dem Lese-Schaltkreis 145H bereitgestellt wird. In dem Fall, wenn eine logische "1" in der resistiven Speicherzelle 105 gespeichert wird, wird der von N32 zu N33 gespiegelte Strom, welcher bei Verwendung einer PMC 20 μA beträgt, durch den Referenzstrom von 10 μA begrenzt. In dem Fall, in dem eine logische "0" in der resistiven Speicherzelle 105 gespeichert ist, begrenzt der von N32 zu N33 gespiegelte Strom, welcher bei Verwendung einer PMC ungefähr 200 pA beträgt, den Strom, welcher durch Zweig G fließt, auf ungefähr 200 pA.
Der Inverter 160 kann vorgesehen sein zum Treiben einer höheren kapazitiven Last und kann den Ausgang (out) auf die vollen Logik-Pegel des Chips ziehen, wobei ein minimaler Leckstrom gewährleistet wird. Es kann vorteilhaft sein, die Schaltzeit zu beschleunigen, indem der Knoten Z auf ein Potenzial vorgeladen wird, welches in der Mitte zwischen den Potenzialen liegt, welche den Logikwerten „0" und „1" zugeordnet ist, wobei in diesem Fall jedoch Schalter erforderlich sein können als eine Maßnahme gegen hohe Leckströme. Ein oder mehrere nicht dargestellte Schalt-Transistoren können verwendet werden zum Einschalten und Ausschalten des von N32 und N33 gebildeten Stromspiegels.
3 ist ein Schaltkreis-Diagramm eines Schaltkreises 100B zum Ermitteln des Resistiv-Zustands der resistiven Speicherzelle 105. Der Schaltkreis 100B implementiert ein Ausführungsbeispiel eines zweiten Lese-Schaltkreises 145B zum Lesen der resistiven Speicherzelle 105. Der zweite Lese-Schaltkreis 145B weist NFETs N31 und N22 auf, welche miteinander kreuzgekoppelt sind in der gleichen Weise, wie solche Transistoren in Level-Shiftern verbunden sind.
Abhängig davon, ob der Strom in Zweig D oder der Strom in Zweig E größer ist, wird einer der Knoten Y bzw. Z auf die Spannung gezogen, welcher der logische Wert „1" zugeordnet ist. Die Kreuzkopplung der NFETs N31 und N22 sorgt dafür, dass der jeweils andere Knoten Y bzw. Z gleichzeitig auf die Spannung gezogen wird, welcher der logische Wert „0" zugeordnet ist. Auf diese Weise wird die Verstärkung erhöht, da der NFET in dem Zweig, welcher auf die Logik-„1"-Spannung geladen wird, ausgeschaltet ist. Der Strom ist ebenfalls reduziert, da der Strom nur in einem der Zweige D oder E fließen kann. Das Spiegel-Verhältnis des von P31 und P32 gebildeten Stromspiegels ist auf 1:2 gesetzt. Andere Spiegel-Verhältnisse können ebenfalls verwendet werden, beispielsweise 1:1,5. Alternativ können die Spiegel-Verhältnisse aller Stromspiegel derart eingestellt werden, dass sie geeignete Werte aufweisen, solange wie der zweite Lese-Schaltkreis 145B den Strom, welcher in den Zweig D gespiegelt wird, von dem Referenzstrom in dem Zweig E unterscheiden kann.
Ein nicht dargestellter Transistor oder mehrere nicht dargestellte Transistoren können vorgesehen sein zum Einschalten des zweiten Lese-Schaltkreises 145B zum Auslesen der Speicherzelle 105. Es kann ferner vorteilhaft sein, die Knoten Y und Z auf die Logik-0-Spannung, die Logik-1-Spannung oder auf einen Pegel zwischen der Logik-0-Spannung und der Logik-1-Spannung vorzuladen, um die Schaltzeit des zweiten Lese-Schaltkreises 145B zu beschleunigen. In diesem Fall kann es jedoch erforderlich sind, Schalter vorzusehen, um einen hohen Leckstrom zu vermeiden, wenn der Schaltkreis 100B ausgeschaltet ist. Zusätzlich können Leckströme vermieden werden mittels Verwendens von einem Transistor oder von mehreren geeigneten Transistoren zum Ausschalten der NFETs N31 und N22.
4 zeigt ein Schaltkreisdiagramm eines Schaltkreises 100C zum Ermitteln des Resistiv-Zustands der resistiven Speicherzelle 105. Der Schaltkreis 100C implementiert ein drittes Ausführungsbeispiel eines dritten Lese-Schaltkreises 145C zum Auslesen der resistiven Speicherzelle 105. Der Lese- Schaltkreis 145C basiert auf einem Lese-Verstärker (sense amplifier)-getakteten Halteglied, welches in einem dynamischen Direktzugriffsspeicher verwendet wird. Der volle Spannungspegel des Speicherchips wird an dem Knoten Z bereitgestellt und daher werden zu diesem Zweck keine Level-Shifter benötigt. Die Kreuzkopplung der Inverter, welche von P33, N34 und P32, N23, gebildet werden, ermöglichen eine große Verstärkung und eine hohe Geschwindigkeit. Der Lese-Schaltkreis 145C ermöglicht die Verwendung kleiner Transistoren verglichen mit einer Implementierung, in welcher Operationsverstärker verwendet werden, da keine großen Transistoren zum Reduzieren von Spannungs-Offset-Fehlern benötigt werden.
Der Stromspiegel, welcher von dem PFET P31 und dem PFET P32 gebildet wird, spiegelt den Strom I_cell, welcher durch die resistive Speicherzelle 105 fließt, in den Zweig D des Lese-Schaltkreises 145C. Dieser Stromspiegel weist beispielsweise ein Spiegelverhältnis auf, mittels welchem der gespiegelte Strom in dem Zweig D erhöht wird. In dem Ausführungsbeispiel der Erfindung ist das Spiegel-Verhältnis auf 1:2 gesetzt. Das Spiegel-Verhältnis kann größer sein, beispielsweise 1:3 oder niedriger, beispielsweise 1:1,5, solange es dem Lese-Schaltkreis 145C ermöglicht ist, zwischen den gespiegelten Strom von der resistiven Speicherzelle und dem gespiegeltem Strom von der ersten resistiven Referenz-Speicherzelle 110 oder von den beiden resistiven Referenz-Speicherzellen 110 und 115 zu unterscheiden. Es ist ebenfalls möglich, es dem Lese-Schaltkreis 145C zu ermöglichen, zwischen den gespiegelten Strömen zu unterscheiden, indem das Spiegel-Verhältnis von dem Stromspiegel, welcher von P21 und P22 gebildet wird, und möglicherweise auch des Stromspiegels, welcher von P11 und P12 gebildet wird, derart einzustellen, dass der Wert des gespiegelten Stroms oder der gespiegelten Ströme bezüglich des Stroms, welcher durch die Referenz-Zellen fließt, reduziert wird.
Die erste resistive Referenz-Speicherzelle 110 speichert eine logische „1", was einem Widerstandswert von ungefähr 10⁴ Ohm entspricht, wenn PMCs ausgelesen werden. Der Strom durch die erste resistive Referenz-Speicherzelle 110 liegt dann in einem Bereich von ungefähr 10 μA.
Die Level-Shifter 120, 125 und 130 können derart eingerichtet sein, dass sie Auswähl-Transistoren enthalten zum Zugreifen auf die Speicherzellen 105, 110 und 115 in der gleichen Weise wie bei einem Design, welches üblicherweise in einem DRAM verwendet wird. Das Gate eines Auswähl-Transistors kann mit einer Wortleitung verbunden sein und das Drain des Auswähl-Transistors kann mit der Bitleitung verbunden sein.
Wenn genau eine Referenz-Zelle 110 zum Bereitstellen eines Referenz-Stroms verwendet wird, so wird der Knoten Z des Lese-Schaltkreises 145C auf die Spannung gezogen, welcher der Logikwert „0" oder der Logikwert „1" zugeordnet ist, abhängig davon, ob das Zweifache des Stroms I_cell welcher durch die resistive Speicherzelle 105 fließt, größer ist als der erste Strom I₁, welcher durch die Referenz-Zelle 110 fließt. Wenn zwei Referenz-Zellen 110, 115 verwendet werden, wird der Knoten Z des Lese-Schaltkreises 145C auf die Spannung gezogen, welcher der Logikwert „0" oder der Logikwert „1" zugeordnet ist, abhängig davon, ob das zweifache des Stroms I_cell, welcher durch die resistive Speicherzelle 105 fließt, größer ist als die Summe des ersten Stroms I₁, welcher durch die erste Referenz-Zelle 110 fließt, und des zweiten Stroms I₂, welcher durch die zweite Referenz-Zelle 115 fließt.
Ein Transistor P99 und das Eingangssignal in n werden verwendet zum Einschalten und zum Ausschalten des Lese-Schaltkreises 145C. Wenn der Lese-Schaltkreis 145C ausgeschaltet ist, können Transistoren N98 und N99 verwendet werden zum Einstellen des Knotens Y sowie des Knotens Z auf einen definierten Spannungswert, so dass, wenn der Lese-Schaltkreis 145C eingeschaltet ist, der Lese-Schaltkreis 145C von dem definierten Spannungswert aus startet. Der definierte Spannungswert kann beispielsweise Null Volt betragen oder eine Spannung, welche in der Mitte liegt zwischen den Spannungen, welche dem Logikwert „0" und dem Logikwert „1" zugeordnet sind. Das Signal EQ und der NFET N95 können verwendet werden zum Bringen der Knoten Y und Z auf das gleiche Potential.
Das Ausgangssignal out_n an dem Knoten Z wird auf die Spannung gezogen, welcher der Logikwert „0" zugeordnet ist oder der Logikwert „1", abhängig davon, ob das zweifache des Stroms I_cell der resistiven Speicherzelle 105 kleiner oder größer ist als der Referenzstrom I_ref, welcher erhalten wird von der ersten Referenz-Speicherzelle 110 oder den beiden Referenz-Speicherzellen 110 und 115. Die Kreuzkopplung der Transistoren P33 und N34 mit den Transistoren P23 bzw. N23 bewirkt gleichzeitig, dass der jeweils andere Knoten Z bzw. Y stärker auf Null gezogen wird. Dies erhöht die Verstärkung, da der NFET entweder N34 oder N23 in dem Zweig, welcher auf die logische „1" geladen wird, ausgeschaltet wird, was ferner den Strom reduziert, da ein Transistor in jedem Zweig ausgeschaltet ist.
Ein Inverter 160 kann an dem Knoten Z vorgesehen sein, um das Ausgangssignal weiter zu verstärken. Dieser Inverter 160 kann eine höhere kapazitive Last treiben.
5 ist ein Schaltkreis-Diagramm eines Schaltkreises 100 zum Ermitteln des Resistiv-Zustands der resistiven Speicherzelle 105. Der Schaltkreis 100D implementiert ein viertes Ausführungsbeispiel eines Lese-Schaltkreises 145D zum Auslesen der resistiven Speicherzelle 105. Der Lese-Schaltkreis 145D ist ähnlich dem Lese-Schaltkreis 145C ausgestaltet, weist aber zusätzlich einen Subtraktions-Schaltkreis auf, welcher gebildet ist von N122 und N123, sowie einen Subtraktions-Schaltkreis, welcher gebildet ist von N133 und N132. In diesem Beispiel wird nur eine resistive Referenz-Speicherzelle 110 verwendet.
Der Stromspiegel, welcher von den PFETs P21 und P22b gebildet ist, spiegelt den Strom I1, welcher durch die resistive Referenz-Speicherzelle 110 fließt, in den Zweig G des Lese-Schaltkreises 145D. Der Stromspiegel, welcher gebildet ist von den PFETs P21 und P22a, spiegelt den Strom I₁, welcher durch die resistive Referenz-Speicherzelle 110 fließt, in den Zweig F des Lese-Schaltkreises 145D. Der Stromspiegel, welcher von den PFETs P31 und P32b gebildet ist, weist ein Spiegel-Verhältnis von 1:2 auf und spiegelt den Strom I_cell, welcher durch die ausgelesene resistive Speicherzelle 105 fließt, in den Zweig D. Der Stromspiegel, welcher von den PFETs P31 und P32a gebildet ist, weist ein Spiegel-Verhältnis von 1:2 auf und spiegelt den Strom I_cell, welcher durch die ausgelesene resistive Speicherzelle 105 fließt, in den Zweig E.
Ein Subtraktions-Schaltkreis ist gebildet von den NFETs N122 und N123, welcher den Strom I₁ in den Zweig E spiegelt, in welchem der Strom I₁ von dem Strom I_cell subtrahiert wird. Ein anderer Subtraktions-Schaltkreis ist gebildet von den NFETs N132 und N133, welcher den Strom I₁ in den Zweig F spiegelt, in welchem der Strom I_cell von dem Strom I₁ subtrahiert wird.
Die Kreuzkopplung bewirkt, dass die Spannungsdifferenz zwischen dem Knoten Y und Z des Lese-Schaltkreises 145D größer wird. Ein Knoten der Knoten Y, Z wird auf ein Potenzial gezogen, welches nah kommt der positiven Versorgungsspannung, wohingegen der andere Knoten der beiden Knoten Y, Z auf ein Potential gezogen wird, welches nah ist dem Massepotential.
Wenn gilt: 2·I_cell > I₁, so wird der Zweig E (Knoten Y) auf ein Potential hoch gezogen, welches nahe ist dem positiven Versorgungspotential und der Zweig F (Knoten Z) wird auf ein Potential gezogen, welches nahe ist dem Massepotential.
Wenn gilt: I₁ > 2·I_cell, so wird der Zweig F auf ein Potential gezogen, welches nahe ist dem positiven Versorgungspotential und der Zweig E wird auf ein Potential gezogen, welches nahe ist dem Massepotential.
Ein Vorteil dieses Ausführungsbeispiels des Lese-Schaltkreises 145D kann darin gesehen werden, dass der Knoten, welcher auf das Massepotential gezogen wird, nicht nur mittels des Lese-Schaltkreises 145D heruntergezogen wird, sondern auch mittels des Subtraktions-Schaltkreises, welcher gebildet wird von N122, N123 oder von N133, N132, selbst wenn der Lese-Schaltkreis 145D noch nicht eingeschaltet ist.
Der Transistor P99 und das Eingangssignal in n werden verwendet, um den Lese-Schaltkreis 145D einzuschalten und auszuschalten. Wenn der Lese-Schaltkreis 145D ausgeschaltet ist, können Transistoren N98 und N99 verwendet werden, um jeden der Knoten Y, Z auf einen definierten Spannungswert einzustellen, so dass, wenn der Lese-Schaltkreis 145D eingeschaltet ist, der Lese-Schaltkreis 145D von einem definierten Spannungswert aus startet. Der definierte Spannungswert kann beispielsweise Null Volt betragen oder einen Spannungswert, welcher in der Mitte liegt zwischen dem Spannungswert des Logikwerts „0" und des Logikwerts „1". Das Signal EQ und der NFET N35 können verwendet werden, um das Potential zwischen den Knoten Y und Z auszugleichen. Ein Inverter 160 kann an dem Knoten Z vorgesehen sein, um eine höhere kapazitive Last zu treiben.

100: Schaltkreis
105: Speicherzelle
106: Widerstand Speicherzelle
110: erste Referenz-Speicherzelle
111: Widerstand erste resistive Referenz-Speicherzelle
115: zweite resistive Referenz-Speicherzelle
116: Widerstand zweite resistive Referenz-Speicherzelle
120: Level-Shifter
125: Level-Shifter
130: Level-Shifter
135: zweiter Stromspiegel
140: dritter Stromspiegel
145: Lese-Schaltkreis
150: erster Stromspiegel
160: Inverter
100A: Schaltkreis
145A: Lese-Schaltkreis
P11: P-Kanal-Feldeffekttransistor
P12: P-Kanal-Feldeffekttransistor
P21: P-Kanal-Feldeffekttransistor
P22: P-Kanal-Feldeffekttransistor
P31: P-Kanal-Feldeffekttransistor
P32: P-Kanal-Feldeffekttransistor
N32: N-Kanal-Feldeffekttransistor
N33: N-Kanal-Feldeffekttransistor
100B: Schaltkreis
145B: Lese-Schaltkreis
N31: N-Kanal-Feldeffekttransistor
N22: N-Kanal-Feldeffekttransistor
100C: Schaltkreis
145C: Lese-Schaltkreis
P23: P-Kanal-Feldeffekttransistor
P33: P-Kanal-Feldeffekttransistor
P99: P-Kanal-Feldeffekttransistor
N23: N-Kanal-Feldeffekttransistor
N34: N-Kanal-Feldeffekttransistor
N98: N-Kanal-Feldeffekttransistor
N99: N-Kanal-Feldeffekttransistor
100D: Schaltkreis
145D: Lese-Schaltkreis
P32a: P-Kanal-Feldeffekttransistor
P32b: P-Kanal-Feldeffekttransistor
P22a: P-Kanal-Feldeffekttransistor
P22b: P-Kanal-Feldeffekttransistor
N122: N-Kanal-Feldeffekttransistor
N123: N-Kanal-Feldeffekttransistor
N132: N-Kanal-Feldeffekttransistor
N133: N-Kanal-Feldeffekttransistor

Claims

Verfahren zum Ermitteln eines Resistiv-Zustands einer resistiven Speicherzelle, aufweisend: – Ermitteln eines Resistiv-Zustands einer ausgelesenen Speicherzelle mittels Vergleichens eines Stroms, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle, mit einem Referenzstrom; – wobei der Resistiv-Zustand der ausgelesenen Speicherzelle ein in der ausgelesenen Speicherzelle gespeichertes Datenbit repräsentiert.
Verfahren gemäß Anspruch 1, ferner aufweisend: Erhalten des Referenzstroms abhängig von einem Resistiv-Zustand von mindestens einer resistiven Referenz-Speicherzelle.
Verfahren gemäß Anspruch 1 oder 2, wobei die ausgelesene Speicherzelle und die Referenz-Speicherzelle als programmierbare Metallisierungszellen oder als Phasenänderungsspeicher-Speicherzellen ausgebildet sind.
Verfahren gemäß einem der Ansprüche 1 bis 3, ferner aufweisend: Erhalten des Referenzstroms abhängig von einem Resistiv-Zustand einer ersten resistiven Referenz-Speicherzelle, welche auf einen niedrigen Widerstandswert gesetzt ist, und einem Resistiv-Zustand einer zweiten resistiven Referenz-Speicherzelle, welche auf einen hohen Widerstandswert bezüglich des niedrigen Widerstandswert der ersten resistiven Referenz-Speicherzelle gesetzt ist.
Verfahren gemäß einem der Ansprüche 1 bis 4, ferner ausweisend – Verwenden eines ersten Stromspiegels zum Zuführen des Stroms abhängig von dem Resistiv-Zustand der ausgelesenen Speicherzelle in einem Lese-Schaltkreis, – Verwenden eines zweiten Stromspiegels zum Zuführen eines Referenz-Stroms, welcher abhängig ist von einem Resistiv-Zustand von mindestens einer resistiven Referenz-Speicherzelle, zu dem Lese-Schaltkreis, und – Verwenden des Lese-Schaltkreises zum Durchführen des Vergleichsschritts.
Verfahren gemäß Anspruch 5, wobei der erste Stromspiegel ein anderes Stromspiegel-Verhältnis aufweist als der zweite Stromspiegel.
Verfahren gemäß Anspruch 5 oder 6, wobei der Lese-Schaltkreis einen Stromspiegel aufweist, welcher einen ersten Zweig enthält, welchem der Strom zugeführt wird, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle, sowie einen zweiten Zweig, welchem der Referenzstrom zugeführt wird.
Verfahren gemäß einem der Ansprüche 5 bis 7, wobei der Lese-Schaltkreis eine Mehrzahl von miteinander kreuzgekoppelter Feldeffekttransistoren aufweist.
Verfahren gemäß einem der Ansprüche 5 bis 8, ferner aufweisend: – Verwenden eines ersten Level-Shifters zum Verschieben einer Spannung zwischen der ausgelesenen Speicherzelle und dem ersten Stromspiegel, und – Verwenden eines zweiten Level-Shifters zum Verschieben einer Spannung zwischen der Referenz-Speicherzelle und dem zweiten Stromspiegel.
Verfahren gemäß einem der Ansprüche 1 bis 9, ferner aufweisend: – Erhalten des Stroms, welcher abhängig ist von einem Resistiv-Zustand der ausgelesenen Speicherzelle, mittels Subtrahierens eines Stroms, welcher durch eine Referenz-Speicherzelle fließt, von einem Strom, welcher durch die ausgelesene Speicherzelle fließt, und – Erhalten des Referenzstroms mittels Subtrahierens des Stroms, welcher durch die ausgelesene Speicherzelle fließt, von dem Strom, welcher durch die Referenz-Speicherzelle fließt.
Speicher-Schaltkreis, aufweisend: – eine resistive Speicherzelle, – mindestens eine resistive Referenz-Speicherzelle, und – einen Lese-Schaltkreis mit einem ersten Eingang, welcher mit der resistiven Speicherzelle verbunden ist, und mit einem zweiten Eingang, welcher mit der mindestens einen resistiven Referenz-Speicherzelle verbunden ist, wobei der Lese-Schaltkreis ferner einen Ausgang aufweist, an welchem ein Ausgangssignal bereitstellbar ist basierend auf einem Verhältnis eines Referenzstrom von einer resistiven Referenz-Speicherzelle zu einem Strom, welcher abhängig ist von einem Resistiv-Zustand der Speicherzelle.
Speicher-Schaltkreis gemäß Anspruch 11, ferner aufweisend: – einen zwischen die resistive Speicherzelle und den ersten Eingang des Lese-Schaltkreises geschalteten ersten Stromspiegel, und – einen zwischen die mindestens eine resistive Referenz-Speicherzelle und den zweiten Eingang des Lese-Schaltkreises geschalteten zweiten Stromspiegel.
Speicher-Schaltkreis gemäß Anspruch 11 oder 12, ferner aufweisend: – einen zwischen die resistive Speicherzelle und den ersten Eingang des Lese-Schaltkreises geschalteten ersten Level-Shifter, und – einen zwischen die mindestens eine resistive Referenz-Speicherzelle und den zweiten Eingang des Lese-Schaltkreises geschalteten zweiten Level-Shifter.
Speicher-Schaltkreis gemäß Anspruch 11 oder 13, wobei der Lese-Schaltkreis einen Stromspiegel aufweist, welcher das Ausgangssignal bereitstellt, wobei der Stromspiegel einen ersten Zweig enthält, welchem der Strom, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle, zugeführt wird sowie einen zweiten Zweig, welchem der Referenzstrom zugeführt wird.
Speicher-Schaltkreis gemäß einem Ansprüche 11 bis 14, wobei der Lese-Schaltkreis eine Mehrzahl von miteinander kreuzgekoppelten Feldeffekttransistoren aufweist.
Speicher-Schaltkreis gemäß einem Ansprüche 11 bis 15, wobei die resistive Speicherzelle als programmierbare Metallisierungszelle oder als eine Phasenänderungsspeicher-Speicherzelle ausgebildet ist, und wobei die mindestens eine resistive Referenz-Speicherzelle eine programmierbare Metallisierungszelle aufweist oder eine Phasenänderungsspeicher-Speicherzelle.
Speicher-Schaltkreis gemäß einem Ansprüche 11 bis 16, wobei der Lese-Schaltkreis aufweist: – einen Subtraktions-Schaltkreis zum Subtrahieren des Referenz-Stroms von dem Strom, welcher abhängig ist von dem Resistiv-Zustand der Speicherzelle, und – einen Subtraktions-Schaltkreis zum Subtrahieren des Stroms, welcher abhängig ist von dem Resistiv-Zustand der Speicherzelle von dem Referenz-Strom.
Speicher-Schaltkreis gemäß einem Ansprüche 11 bis 17, wobei der Lese-Schaltkreis aufweist: – einen ersten NFET mit einem Steuer-Anschluss, einen zweiten NFET mit einem Steuer-Anschluss, einen ersten PFET mit einem Steuer-Anschluss, einen zweiten PFET mit einem Steuer-Anschluss, – einen ersten Knoten, welcher mit dem ersten NFET, mit dem ersten PFET, mit dem Steuer-Anschluss des zweiten NFET und mit dem Steuer-Anschluss des zweiten PFET verbunden ist, und – einen zweiten Knoten, der mit dem zweiten NFET, dem zweiten PFET, dem Steuer-Anschluss des ersten NFET und dem Steuer-Anschluss des ersten PFET verbunden ist, – wobei dem ersten Knoten der Strom, welcher abhängig ist von dem Resistiv-Zustand der ausgelesenen Speicherzelle zuführbar ist, und – wobei dem zweiten Knoten der Referenz-Strom zuführbar ist.