JP2008027571A - 抵抗メモリセルを動作させるための方法およびメモリ回路 - Google Patents

Abstract

【課題】制御値を介してアドレス可能な選択トランジスタを備えた抵抗メモリセルからメモリデータを読み出すための方法を提供する。
【解決手段】制御値によって制御される、制御可能な選択トランジスタが用いられる。本方法は、上記抵抗メモリセルに流れるセル電流を検出する工程と、検出された当該セル電流に依存して上記制御値を設定する工程と、上記制御値に関連付けられた情報をメモリデータとして供給する工程とを含んでいる。
【選択図】図３

Description

発明の詳細な説明

〔本発明の背景〕
〔本発明の分野〕
本発明は、抵抗メモリセル、特に導電性ブリッジングランダムアクセスメモリセル（ＣＢＲＡＭメモリセル）から、記憶されたデータを読み出すための方法に関する。本発明はさらに、抵抗メモリセルを有するメモリ回路に関する。

〔従来技術の説明〕
ＣＢＲＡＭメモリ回路では、抵抗メモリ素子をそれぞれ少なくとも１つ有するＣＢＲＡＭメモリセル内に情報が記憶される。この抵抗メモリ素子は、様々な各抵抗状態を取ることができる。抵抗メモリ素子の各抵抗状態をそれぞれ設定することによって、記憶される情報が特定される。

ＣＢＲＡＭメモリセルの内容を評価するためには、各抵抗メモリセルの抵抗メモリ素子の抵抗値を評価する必要がある。上記評価は、電圧を印加し、ＣＢＲＡＭメモリセルに流れる電流を測定することによって行うことができる。

情報を読み出している間に抵抗メモリ素子の抵抗状態が変化しないようにするためには、抵抗メモリ素子へ印加される電圧は、一定の電圧幅（例えば１００ｍＶ〜２００ｍＶ）を超えてはならない。

これにより、抵抗メモリ素子の抵抗状態の抵抗値は、一般的には１０⁴Ω〜１０⁹Ωとなり、この結果、メモリセルに流れる電流の幅は１００ｐＡ〜１０μＡとなる。

しかし、ＣＢＲＡＭメモリ回路として一般的に用いられる回路では、１μＡ未満の電流は、検知できないので０μＡとして検出される。

単一レベル設計の場合、すなわちＣＢＲＡＭ抵抗メモリセル内にバイナリデータを記憶させる場合は、用いられるセンスアンプは、２つの各論理状態を区別するために、５μＡの基準電流を用いて、メモリセルに流れる電流を評価する。ＣＢＲＡＭメモリ回路のマルチレベル設計では、ＣＭＯＳ回路としては既に比較的低い信号電流が、個々の各値にさらに分布される。

メモリセル当たり２ビットを記憶させる場合は、セル電流が、およそ、１０μＡ（状態「１１」）、６．６６μＡ（状態「１０」）、３．３３μＡ（状態「０１」）、および０μＡ（状態「００」）となる。これらの各セル電流を検出するためには、少なくとも１．６６μＡの信号電流の分解能が必要となる。従来の回路を用いて上記分解能を実現するには複雑さが伴う。

従って、ＣＢＲＡＭメモリセルからメモリデータを読み出すための方法であって、上述した不都合点を回避でき、特にマルチレベル設計において、ＣＢＲＡＭメモリ回路の抵抗メモリ素子に係る状態の検出を高い信頼性で実行され得る方法を提供することが求められている。さらに、改善された方法によってＣＢＲＡＭメモリセルから情報を読み出すことのできるＣＢＲＡＭメモリ回路を提供することが求められている。

〔本発明の概要〕
本発明の第１の形態によると、記憶されたデータを抵抗メモリ素子から読み出すための方法が提供される。本方法では、制御値によって制御される、制御可能な選択トランジスタが用いられる。本方法は、抵抗メモリ素子に流れるセル電流を検出する工程と、上記検出されたセル電流に依存して上記制御値を設定する工程と、上記制御値に依存して記憶されたデータを提供する工程を含んでいる。

本発明の別の形態によると、記憶されたデータを読み出すためのメモリ回路であって、制御値によって制御される選択トランジスタと、抵抗状態に設定される抵抗メモリ素子とを備えたメモリ回路が提供される。このメモリ回路は、検出されたセル電流に依存して制御値を設定し、記憶されたデータを上記制御値に依存して提供するために、抵抗メモリ素子に流れるセル電流を検出するための評価部をさらに備えている。

〔図面の簡単な説明〕
上述した本発明の特徴が詳しく理解されるように、添付図面に示されている実施形態を参照しながら、前項において概説した本発明をより具体的に説明する。しかし添付図面は、本発明の典型的な実施形態を示すものであって、本発明の範囲を限定するものと考えられることはなく、本発明は同様に効果的な別の実施形態も許容することについて留意されたい。

図１は、ＣＢＲＡＭメモリセルを備えた従来のＣＢＲＡＭメモリ回路の概略図である。図２は、一実施形態によるＣＢＲＡＭメモリ回路のブロック図である。図３は、本発明の一実施形態によるＣＢＲＡＭメモリ回路の詳細な回路図である。

図４は、想定されるＣＢＲＡＭメモリセルの抵抗メモリ素子の様々な抵抗値における、セル電流とゲート電圧との特性を示したグラフである。図５は、ＣＢＲＡＭメモリ回路のための読み出し回路の詳細ブロック図である。図６は、ＣＢＲＡＭメモリ回路のための書き込み回路の概略ブロック図である。

〔好ましい実施形態の詳細な説明〕
図１は、従来のＣＢＲＡＭメモリ回路１の一部を示している。分かりやすくするために、かつ説明を簡単にするために、ＣＢＲＡＭメモリセル２は、ワード線３とビット線４との交点に１つだけ示されている。メモリセル２は、選択トランジスタ５を有している。選択トランジスタ５は、ビット線４と、プレート電圧源（図示せず）によって供給される所定のプレート電位ＶＰＬとの間において、抵抗メモリ素子６に対し直列接続されている。

詳細には、選択トランジスタ５の第１の端子（ソースまたはドレイン端子）は、ビット線４に接続されている。選択トランジスタ５の第２の端子（ドレインまたはソース端子）は、抵抗メモリ素子６の第１の端子に接続されている。抵抗メモリ素子６の第１の端子は、プレート電位ＶＰＬに接続されている。選択トランジスタ５の制御端子（ゲート端子）は、ワード線３に接続されている。

抵抗メモリ素子６は、ＣＢＲＡＭメモリ素子として構成されており、特にプログラマブルメタライゼーションセル（ＰＭＣ）抵抗メモリ素子とも称される。このような抵抗メモリ素子６は、プログラミング（記憶）状態に依存して、互いに異なる各抵抗値の異なる各抵抗状態を有することができる。

抵抗素子６のプログラミングは、抵抗素子６にプログラミング電圧を印加し、これによって抵抗メモリ素子が、１番目の低い抵抗値を有する抵抗状態となるようにすることによって行うことができる。

抵抗メモリ素子は、通常はプログラミング電圧と比べて逆転した極性を有する消去電圧を用いることによって、２番目の高い抵抗値を有する抵抗状態に設定することができる。

抵抗メモリ素子６のプログラミングおよび消去は、固体電解質内に伸びる導電性材料（例えばＡｇ）に起因する、導電性経路を確立したり、上記確立した導電性経路を劣化させたりすることによって行うことができる。このような抵抗メモリ素子の機能については、当技術分野では周知であるため、本明細書においてより詳細な説明を省略する。

以下に説明するＣＢＲＡＭメモリ回路の実施形態に関連して、ＣＢＲＡＭ抵抗メモリ素子の代わりに、異なる各抵抗値の異なる各抵抗状態を得ることのできる他の抵抗メモリ素子を用いてもよい。

メモリセル２のアドレッシングは、ワード線３を活性化（つまり、ワード線に活性化信号を印加）して、選択トランジスタ５を閉じ（導電性を示す）、これによってビット線４が、導電性の選択トランジスタ５を介して抵抗メモリ素子６に接続されるようにして行うことができる。

読み出し動作は、読み出し回路８を用いて行うことができる。読み出し回路８は、所定の電位をビット線４に印加し、そしてアドレスされた抵抗メモリ素子６に対しビット線４を介して流れる電流を評価する。メモリセル２の抵抗状態は、電流値に依存して決定される。

マルチビットメモリセル（すなわち、３つ以上の各抵抗状態を有することのできるメモリセル）の読み出しもまた、ビット線へ読み出し電圧を印加することによって、メモリセルに流れる電流の幅が決定されるという、同様の方法によって行うことができる。メモリセルに流れる所定の電流範囲に依存して、上記メモリセルに対し特定の抵抗状態が割り当てられ、これに対応した記憶されたデータを出力することができる。

上記実施形態は、プログラミング回路１０を有するＣＢＲＡＭメモリセル２について説明している。書き込まれるデータに依存した方向に流れる所定のプログラミング電流が、一般的にはビット線４を介して、活性化されたメモリセル２へ流れる。これによって、メモリセル２の抵抗メモリ素子６が、より高い抵抗状態、または、より低い抵抗状態に設定される。

マルチレベルメモリセルでは、プログラミング回路１０は、抵抗メモリ素子６の抵抗値が、ＣＢＲＡＭメモリセル２の特定の抵抗状態と対応する特定の範囲内になるように構成されている。上記プログラミング電流は、プログラミング回路内の電流レベルを用いて、ビット線４に印加される。この結果、抵抗メモリセル２の抵抗メモリ素子６をプログラムあるいは消去するビット線電位がビット線上にそれぞれ生じる。

特に、プログラミング中（すなわち、抵抗メモリ素子６を低抵抗状態とする動作中）に、ピーク電流が発生する可能性がある。ピーク電流が発生は、抵抗メモリ素子６における、抵抗値の低下の結果としての電流の増加が、ビット線４上に蓄積されていた電荷から供給されたときのビット線の容量に起因して発生する。抵抗メモリ素子６に流れる増加した電流は、プログラミング回路１０によって供給される電流を大幅に超過するため、抵抗メモリ素子６において損傷が生じる可能性がある。

従来、読み出し中にメモリセルに流れる電流を検出することは、マルチレベルメモリセルの場合は特に困難である。上記困難さは、検出される電流値が非常に低いため、特定の状態と確実に関連付けるための十分な精度で、対応する評価回路を用いて確実に検出することができないためである。

一実施形態では、図２に示されているように、制御部１２によって一定となるように制御された、メモリセル２に流れる電流値Ｉを用いた、メモリセルの読み出しを提供する。制御部１２が制御を行うために必要とする制御値Ｓを、メモリセル２の抵抗状態に対し割り当てることができる。

図３は、本発明に係るメモリ回路の一実施形態の詳細図を示している。図３では、図１と同一または同様の機能を有する素子については、同一の符号が用いられている。図３に示されているメモリ回路は、一般的には、制御回路１０の一部として選択トランジスタ５（例えば、ＭＯＳＦＥＴなどの電界効果トランジスタ）を用いるという概念に基づいている。

上記メモリ回路では、選択トランジスタ５は、もはや、従来のようにアドレスのためのワード線への電圧印加に従って開閉されるのではなく、所定の電流が、それぞれのビット線４を介してメモリセル２に流れるように、ワード線３を介した適切な類似した活性化電位を用いることによってアドレスされる。

このようなアドレスは、ビット線４へ所定のビット線電位ＶＢＬを印加し、アドレスされるワード線３へ制御値Ｓを印加する読み出し回路８によって達成される。この印加は、ワード線デコーダ１３によって行われる。

ワード線デコーダ１３は、印加されるワード線のアドレスＡＤＲに依存して、活性化されるワード線に制御電位を印加する。ワード線デコーダ１３は、また、例えばプレート電位ＶＰＬまたは接地電位などの電位を有する残りのワード線３を非活性化して、各選択トランジスタ５が完全に（非導電性に）開くようにする。

調節された状態（すなわち、所定の電流が、ビット線４を介してメモリセル２に流れた時）では、制御値Ｓが、メモリセル２から読み出されるデータＤに割り当てられる。上記制御値Ｓは、１セットの各電位値からのそれぞれの離散電位に対応しており、またメモリセル２内の選択トランジスタ５の特性により、抵抗メモリ素子６の様々な各抵抗状態に対して、互いに十分な電位距離を有している。

図４は、４つの互いに異なる各抵抗状態を有する抵抗メモリ素子６を備えた、典型的なメモリセルの典型的な特性を例示したグラフである。これら例示された各抵抗状態の様々な抵抗値は、１０ｋΩ、３５ｋΩ、５０ｋΩ、および１ＭΩである。

第１の抵抗状態では、抵抗メモリ素子６の抵抗値が１０ｋΩであり、メモリセルに５μＡの定電流が流されると、選択トランジスタ５に印加される制御電位は２．１Ｖとなる。第２の状態では、抵抗素子の抵抗値が３５ｋΩであり、制御電位は２．２５Ｖとなる。

第３の状態では、抵抗素子６の抵抗値が５０ｋΩであり、制御電位は２．４Ｖとなる。第４の状態では、抵抗メモリ素子６の抵抗値が高く、１ＭΩであり、かつ一般的にメモリ回路内において用いられる電圧により、抵抗メモリ素子６において５μＡの定電流を得ることは不可能であるので、本質的に０μＡとなる。

図５は、読み出し回路８をより詳細に示している。読み出し回路８は、複数の各抵抗器３１〜３５により形成される分圧器から適切に電位を供給することによって、上記制御値Ｓを生成する。第１の抵抗器３１〜第５の抵抗器３５は、互いに直列接続され、かつ、基準電位と接地電位Ｖ_GNDとの間にて直列接続されている。

第１の抵抗器３１と第２の抵抗器３２との間に配置された第１のノードＮ１は、第１のトランジスタ４１を介して、ドライバ４５の入力に接続されている。第２の抵抗器３２と第３の抵抗器３３との間に配置された第２のノードＮ２は、第２のトランジスタ４２を介して、ドライバ４５の入力に接続されている。

第３の抵抗器３３と第４の抵抗器３４との間に配置された第３のノードＮ３は、第３のトランジスタ４３を介して、ドライバ４５の入力に接続されている。第４の抵抗器と第５の抵抗器３５との間に配置された第４のノードＮ４は、第４のトランジスタ４４を介して、ドライバ４５の入力に接続されている。このように、一種のアナログデマルチプレクサーが形成される。

出力ドライバ４５は、トランジスタ４１〜４４から選択されたトランジスタのいずれか１つから供給されて第１の入力へ印加される電圧を上記制御値Ｓとして出力する、フィードバック結合されたオペレーショナルアンプとして構成することができる。各トランジスタ４１〜４４の各制御端子は、それぞれデコーダ４６に接続されている。

デコーダ４６は、カウンタ４７のカウンタ値に依存して、トランジスタ４１〜４４のいずれか１つを閉じ、その他の各トランジスタを開いた状態にする、あるいは開いた状態に維持する。制御部４８は、カウンタ４７を計算することによって読み出し動作を開始する。これによって、各トランジスタ４１〜４４のそれぞれが、択一的に順次閉じられ、その他の各トランジスタは開かれる。

ビット線４は、供給電位量を有する電位が供給されるように、電流計４９を介して電圧源に接続されている。電流計４９は、基準値（基準電流Ｉ_REF）に対してビット線４に流れる電流を検出し、かつ日買う結果に応じた比較信号を出力する、比較部を備えている。

カウンタ４７による計算は、選択トランジスタ５に印加された制御電圧が、トランジスタ４１〜４４の順次の切り替えによって上昇したのか、あるいは低下したのかに依存して、ビット線４上の電流が、電流計４９によって決定されるように、所定の電流値を超過したとき、あるいは下回ったときに停止する。

ビット線４に流れる電流値が所定の電流値に達すると、電流カウンタ値が、記憶されたデータＤとして出力される。あるいは、ビット線４に流れる電流が所定の電流を超過あるいは下回ると、電流カウンタ値が、記憶されたデータＤとして出力される。

本実施形態では、カウンタ４７が２ビットカウンタとして備えられている場合は、図５の読み出し回路８は、４つの異なる各状態を検出するために用いることができる。この場合、各メモリセル内に２ビットを記憶させることのできるマルチビットメモリ回路を実現することができる。図３の特性と対応する電気的性質が得られる構成では、各電圧は、分圧器を用いることによって各抵抗器３１〜３５から生成することができる。

図４の特性と対応する多ビットメモリセルを評価するためには、各電圧が、メモリセル内において設定される様々な抵抗状態の範囲の各限界を規定する、各ノードＮ１〜Ｎ４にそれぞれ供給される必要がある。

図示されている実施形態では、上記各電圧は、２．１７５、２．３２５、および２．６Ｖであってよい。この場合、多ビットメモリセルから４つの異なる状態を読み出して多ビットメモリセルの４つの状態を検出するために、３つのノードＮ１〜Ｎ３に供給される必要のある読み出し電圧は、３つのみである。

図６は、別の実施形態によるメモリ回路を示している。この実施形態では、制御値は、ワード線デコーダ７を介して、アドレスされるワード線３に印加されて、メモリセルへの書き込みが行われる。この書き込みは、抵抗素子の抵抗状態が高いまたは低い状態から遷移している間に発生するピーク電流が制限されるように行われる。

この目的のため、プログラミング回路１０は、プログラミング電圧を供給する。このプログラミング電圧によって、アドレスされるメモリセルの抵抗素子は、高い抵抗状態から低い抵抗状態へと変化される。

従来のＣＢＲＡＭメモリ回路とは対照的に、ワード線３の活性化は、選択トランジスタ５が抵抗素子６をビット線に接続した結果プログラミング動作が開始されるようにして行われる。抵抗素子６の抵抗値が下がった場合は、メモリセルに流れる電流が増加する。

この電流増加は、例えば、ビット線４を介して流れる電流に基づき検流器４９を用いて、プログラミング回路１０によって検出される。

メモリセルに流れる電流値が、限界値を超えた場合は、ワード線３上のワード線デコーダ７を介して制御値の電位が下げられ、選択トランジスタ５のソース−ドレイン抵抗が上昇する。これにより、上記電流値が制限される。このように、メモリセル２の抵抗メモリ素子に流れる電流値は、メモリセルの損傷が回避されるように制限することができる。

要約すると、一実施形態によるデータを読み出すための方法では、選択トランジスタをアドレスするための制御値が供給される。この制御値は、検出されたセル電流に依存して設定され、そして抵抗メモリセル内の情報を特定する。この目的のために、抵抗メモリ素子に流れる上記セル電流が基準電流に対して比較され、そしてこの比較結果に依存して、上記制御値が設定される。

一般的に、上記制御値は、上記セル電流が上記基準電流を参照するようにして設定される。抵抗メモリ素子のセル電流が一定に保たれている場合は、抵抗メモリセル内の抵抗メモリ素子の様々な各抵抗値が、選択トランジスタの制御値が様々に異なることを導く。

抵抗メモリ素子の様々な各抵抗値での、選択トランジスタの互いに異なる各ゲート電圧を用いることによって、抵抗メモリセルの状態を容易に評価することができる。なぜなら、セル電流−ゲート電圧の各特性の互いに異なる増加によって、抵抗メモリセル内の抵抗メモリ素子の抵抗値に依存して、抵抗メモリセルの評価のための、容易に検出される電圧差が得られるからである。

別の実施形態によると、選択トランジスタに対し、抵抗メモリセルを評価するための測定用値(電圧値または電流値)が印加され、上記測定用値は、セル電流と基準電流との差を示す指標が変化するまで変化させる。上記差を示す指標が変化する上記測定用値は、上記制御値として設定される。

さらに、上記測定用値は、各離散値によって変化させてもよい。その上、上記測定用値は、多数の互いに異なる各値の中から選択してもよい。この場合、上記各測定用電圧値を順次変化させて印加したとき、セル電流と基準電流との差を示す指標が、上記順次変化させた各測定用値間において変化したとき、最後に印加された測定用値が制御値として設定される。

具体的には、制御値の互いに異なる各値の数は、抵抗メモリセルの検出可能な各抵抗状態の数から１減らして選択される。

別の形態によると、記憶されたデータを読み出すための、選択トランジスタを備えたメモリ回路が提供される。上記メモリ回路は、制御値によって制御される選択トランジスタと、抵抗状態に設定される抵抗メモリ素子とを有している。

上記メモリ回路は、さらに、抵抗メモリ素子に流れるセル電流を検出するための読み出し部を備えている。上記読み出し部は、検出されたセル電流に依存して制御値を設定し、上記制御値に基づいて記憶されるデータを提供するためのものである。

前記評価部は、抵抗メモリセルに流れるセル電流と基準電流とを比較するための比較部と、この比較結果に依存して制御値を設定するための制御部とを備えていてもよい。

さらに、前記制御部は、セル電流が基準電流に対応するように制御値を設定するように構成されていてもよい。

上記制御部は、測定部を備えていてよい。この測定部は、選択トランジスタに対し、測定用値を与え、また、比較部がセル電流と基準電流との差を示す指標を検出するまで上記測定用値を変更する。上記制御部は、上記差を示す指標が変化する測定用値を制御値として設定するように構成されていてよい。それゆえ、上記測定部は、測定用値を、各離散値により変化させるように構成されていてもよい。

さらに、上記測定部(測定回路)は、多数の異なる各値の中から測定用値を選択するようになっていてもよい。この場合、制御部は、セル電流と基準電流ＩＲＥＦとの差を示す指標が、順次変化させて印加された各測定用値間において変化したときに、最後に印加された測定用値を制御値として設定するようになっている。

以上の説明は、本発明の実施形態に関するものであって、本発明の基本的範囲から逸脱することなく、本発明の別のさらなる実施形態を考案することができる。本発明の範囲は、特許請求の範囲によって決定される。

ＣＢＲＡＭメモリセルを備えた従来のＣＢＲＡＭメモリ回路の概略ブロック図である。 上記ＣＢＲＡＭメモリ回路の一実施形態のブロック図である。 本発明に係るＣＢＲＡＭメモリ回路の一実施形態における、詳細な回路ブロック図である。 上記ＣＢＲＡＭメモリセルの抵抗メモリ素子の想定される様々な各抵抗値における、ゲート電圧とセル電流との各特性を示したグラフである。 上記ＣＢＲＡＭメモリ回路のための読み出し回路の詳細なブロック図である。 上記ＣＢＲＡＭメモリ回路のための書き込み回路の概略ブロック図である。

Claims (14)

1. 制御値によって制御される制御可能な選択トランジスタを備えた抵抗メモリ素子内に記憶されたデータを読み出すための方法であって、
   上記抵抗メモリ素子に流れるセル電流を検出する工程と、
   検出された上記セル電流に基づいて上記制御値を設定する工程と、
   設定された上記制御値に依存して上記データを供給する工程とを含んでいる、方法。
2. 上記抵抗メモリ素子に流れる上記セル電流を検出する上記工程は、上記セル電流と基準電流とを比較する工程を含んでおり、上記制御値は当該比較の結果に基づいて設定される、請求項１に記載の方法。
3. 上記制御値は、上記セル電流が上記基準電流と実質的に等しくなるように設定される、請求項２に記載の方法。
4. 上記制御値を設定する上記工程は、
   上記選択トランジスタに測定用値を印加する工程と、
   上記セル電流と上記基準電流との差を示す指標が変化するまで、印加された上記測定用値を変化させ、上記差を示す指標が変化する上記測定用値が上記制御値として設定される工程とを含んでいる、請求項３に記載の方法。
5. 上記測定用値は各離散値によって変化される、請求項４に記載の方法。
6. 上記測定用値は、複数の互いに異なる各値の中から選択され、
   上記セル電流と上記基準電流との上記差を示す指標が、順次変化させて印加された各測定用値間において変化するときには、最後に印加された測定用値が上記制御値として設定される、請求項５に記載の方法。
7. 上記制御値の上記複数の互いに異なる各値は、上記抵抗メモリセルにおける、検出される所定の各抵抗状態の数から１減らしたものと対応する、請求項６に記載の方法。
8. 記憶されているデータを読み出すためのメモリ回路であって、
   制御値によって制御される選択トランジスタと、
   抵抗状態に設定される抵抗メモリ素子と、
   上記抵抗メモリ素子に流れるセル電流を検出し、検出された当該セル電流に依存して上記制御値を設定し、上記制御値に依存して上記データを供給するように構成されている読み出し部とを備えた、メモリ回路。
9. 上記読み出し部は、
   上記抵抗メモリセルに流れる上記セル電流と基準電流とを比較するための比較部と、
   上記比較の結果に依存して上記制御値を設定するための制御部とを備えている、請求項８に記載のメモリ回路。
10. 上記制御部は、上記セル電流が上記基準電流と実質的に等しくなるように上記制御値を設定するように構成されている、請求項９に記載のメモリ回路。
11. 上記制御部は、
    上記選択トランジスタに測定用値を与えるように構成されていると共に、上記比較部が上記セル電流と上記基準電流との差が変化したことを示す指標を検出するまで上記制御値を変化させるように構成された、測定回路を備えており、
    上記比較部は、上記制御部が上記差を示す上記指標が変化した上記測定用値を上記制御値として設定するようにさせる、請求項１０に記載のメモリ回路。
12. 上記測定回路は、各離散値によって上記測定用値を変化させる、請求項１１に記載のメモリ回路。
13. 上記測定回路は、複数の互いに異なる各値の中から上記測定用値を選択し、
    上記制御部は、順次変化させて印加された各測定用値間において、上記セル電流と上記基準電流との間の差の指標が変化したときに、最後に印加された上記測定用値を上記制御値として設定する、請求項１２に記載のメモリ回路。
14. 上記制御値の上記複数の互いに異なる各値は、上記抵抗メモリ素子における、検出される各抵抗状態の数を１少なくしたものと対応する、請求項１３に記載のメモリ回路。

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