CN112633485A - 数据感测装置及其数据感测方法 - Google Patents
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Abstract
一种数据感测装置及其数据感测方法。数据感测装置包括电流调整器以及感测放大器。电流调整器对应存储器阵列的存储器串,依据存储器串的多个输入信号的数量以产生偏移电流,并依据偏移电流调整存储器串的读取电流以产生调整后读取电流。感测放大器接收调整后读取电流以及多个参考电流,使调整后读取电流与参考电流进行比较以产生读取数据。当存储器串的输入信号的数量发生变化时,本发明的数据感测装置可通过既定数量的参考电流来进行读取数据的感测动作,不需设置过多的参考电流,有效节省数据感测装置的电路面积以及功率消耗。
Description
技术领域
本发明属于人工智能技术领域,涉及一种数据感测装置及其数据感测方法,且特别是有关于一种适用于类神经网络运算的数据感测装置及其数据感测方法。
背景技术
随着电子技术的演进,人工智能技术逐渐成为一种主流。而类神经网络更是执行人工智能演算的一个重要方式。
类神经网络需伴随大量的运算,在现有的技术领域中,常通过数位电路(多位电路)或高阶的处理器来执行类神经网络的运算。这样的做法需要相对高的硬件成本,且也需要耗去相对高的功率来执行运算动作。对应于此,现有技术通过非易失性存储器来执行类神经网络运算,可有效减小电路面积,并降低所需的功耗。
在现有的技术领域中,通过非易失性存储器中的存储单元的跨导值(transconductance)(跨导指输出输出端电流的变化值与输入端电压值之间的比值),可提供作为类神经网络中的权重。再通过存储单元所接收的输入信号,与存储单元的跨导值的乘积,可实现类神经网络的运算动作。
值得注意的,类神经网络中的权重可以为正值、负值或0。然而,非易失性存储器的存储单元无法提供负值的跨导值,因此,现有技术通过使权重加上一预设的偏移值,以使所有的权重的数值均为正值来进行运算。在此请参照图1绘示的现有技术的存储器串的电流与输入信号总数的关系图。其中,存储器串的读取电流的分布范围,会随着输入信号总数SX的大小而有所不同。在图1中,当输入信号总数SX分别为5、6以及7时,对应作为基准范围的(权重为0的)读出电流的分布范围会有所不同。如此一来,为有效感测出读出电流对应的读取数据,现有技术需要针对可能发生的输入信号总数SX,而预先提供多数量的参考电流。如此一来,需要相对大面积的参考电流产生电路,并增加功率的消耗。
发明内容
本发明提供一种数据感测装置及其数据感测方法,降低所需的参考电流的数量。
本发明的数据感测装置包括电流调整器以及感测放大器。电流调整器对应存储器阵列的存储器串,依据存储器串的多个输入信号的数量以产生偏移电流,并依据偏移电流调整存储器串的读取电流以产生调整后读取电流。感测放大器耦接电流调整器,接收调整后读取电流以及多个参考电流,使调整后读取电流与参考电流进行比较以产生读取数据。
本发明的数据感测方法包括:提供对应存储器阵列的存储器串的电流调整器,使电流调整器依据存储器串的多个输入信号的数量以产生偏移电流;使电流调整器依据偏移电流调整存储器串的读取电流以产生调整后读取电流;以及,提供感测放大器以使调整读取电流与多个参考电流进行比较以产生读取数据。
基于上述,本发明通过电流调整器,以依据存储器串的输入信号的数量来调整存储器串所产生的读取电流。如此一来,当存储器串的输入信号的数量发生变化时,本发明的数据感测装置可通过既定数量的参考电流来进行读取数据的感测动作,不需设置过多的参考电流,有效节省数据感测装置的电路面积以及功率消耗。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附图式作详细说明如下。
附图说明
图1绘示现有技术的存储器串的电流与输入信号总数的关系图。
图2绘示本发明一实施例的数据感测装置的示意图。
图3绘示本发明实施例的电流调整器的一实施方式。
图4绘示本发明图3实施方式的数据感测方法的流程图。
图5绘示本发明图4实施方式中,对应不同的输入信号的数量,调整后读取电流的分布范围的示意图。
图6绘示本发明实施例的电流调整器的一实施方式。
图7绘示本发明图6实施方式的数据感测方法的流程图。
图8A以及图8B绘示本发明图7的实施方式中,对应不同的输入信号的数量,调整后读取电流的分布范围的示意图。
图9绘示本发明实施例的数据感测方法的流程图。
【符号说明】
200:数据感测装置
210:存储器阵列
211、MS、MSA:存储器串
220、300、600:电流调整器
230、301:感测放大器
310:译码器
320、610、620:电流产生器
OP1、OP2:运算器
VSH1~VSHN:控制信号
X1~XM:输入信号
IADJ:调整后读取电流
IREF1~IREFN:参考电流
IS:偏移电流
RDOUT:读取数据
SX:输入信号数量
SW1、SW2:开关
IR:读取电流
I1、I2:电流
GLRS、G1~GM、Gf:跨导值
C:参考值
BP:基准范围
Vf:偏压
S410~S434、S710~S780、S910~S930:数据感测步骤
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白,以下结合具体实施例,并参照附图,对本发明进一步详细说明。
请参照图2,图2绘示本发明一实施例的数据感测装置的示意图。数据感测装置200包括存储器阵列210,存储器阵列210中包括一个或多个存储器串211。数据感测装置200包括电流调整器220以及感测放大器230。电流调整器220对应存储器阵列210中的存储器串211,并依据存储器串 211的多个输入信号X1~XM的数量SX以产生一偏移电流。此外,电流调整器220并接收存储器阵列210依据输入信号X1~XM所产生的读取电流IR,并依据偏移电流来对读取电流IR进行调整以产生调整后读取电流 IADJ。电流调整器220提供调整后读取电流IADJ至感测放大器230。
在本实施例中,感测放大器230接收调整后读取电流IADJ以及参考电流IREF1~IREFN。感测放大器230使调整后读取电流IADJ与参考电流 IREF1~IREFN进行比较,并借以产生读取数据RDOUT。值得一提的,在本实施例中,参考电流IREF1~IREFN的数量可以与输入信号X1~XM的数量SX不相关。
细节上来说明,电流调整器220可通过判断输入信号X1~XM的数量SX有无大于预设的参考值来决定是否产生偏移电流。电流调整器220在当输入信号X1~XM的数量SX大于预设的参考值时,可产生偏移电流以针对读取电流IR进行调整,相对的,电流调整器220在当输入信号X1~XM 的数量SX不大于预设的参考值时,则不需产生用以调整读取电流IR的偏移电流。在调整后读取电流IADJ的产生细节上,电流调整器220可使读取电流IR与偏移电流进行一算术运算来产生调整后读取电流IADJ,例如,调整后读取电流IADJ可等于读取电流IR减去偏移电流。
以下请参照图3,图3绘示本发明实施例的电流调整器的一实施方式。电流调整器300包括译码器310、电流产生器320以及运算器OP1。译码器310针对对应的存储器串的输入信号数量SX的数值进行译码,并借以产生多个控制信号VSH1~VSHN。电流产生器320耦接至译码器310,接收控制信号VSH1~VSHN,并依据控制信号VSH1~VSHN被使能的数量来产生偏移电流IS。运算器OP1接收存储器串所提供的读取电流IR以及偏移电流IS,并通过使读取电流IR减去偏移电流IS来产生调整后读取电流 IADJ。
细节上来说明,译码器310可依据输入信号数量SX来决定被使能的控制信号VSH1~VSHN的数量,电流产生器320则可产生对应输入信号数量SX来调整所产生的偏移电流IS的大小。值得一提的,在当输入信号数量SX不大于前述的预设值时,所有的控制信号VSH1~VSHN都不会被使能。
在此,被使能的控制信号VSH1~VSHN可以为逻辑电平1或逻辑电平 0,设计者可依据电路的实际状态进行设置,没有固定的限制。
在此请注意,电流产生器320可以利用多个非易失性存储单元来设置。这些非易失性存储单元排列成一存储器串,并分别提供多个跨导值GLRS。电流产生器320可依据被使能的控制信号VSH1~VSHN,来对这些非易失性存储单元施加电压,并依据跨导值GLRS以产生偏移电流IS。
在本实施方式中,电流调整器300耦接至感测放大器301。感测放大器301则通过使调整后读取电流IADJ与参考电流IREF1~IREFN进行比较,来产生读取数据RDOUT。此外,运算器OP1可以为本领域技术人员所熟知的任意减法器(或加法器)电路,没有特定的限制。
请参照图4,图4绘示本发明图3实施方式的数据感测方法的流程图。对应图3的电流调整器300,步骤S410可制定感测放大器301的量化机制 (quantization scheme),由于感测放大器301的感测量级(sensing level) 在数量上是有限的,并非神经网络中的所有可能的输出值都能被感测,因此上述的量化机制即为在对应各种输入信号数量SX的条件下,设定的每个量级所对应的神经网络的输出值范围,在步骤S420中,设定参考值C 及参考电流,其中,由于在输入信号数量SX小于或等于参考值C的条件下,对应每一个输入信号数量SX的条件所需的参考电流并不相同。当输入信号数量SX大于参考值C时所需的参考电流与输入信号数量SX等于参考值C时则是相同的,因而在此必须针对输入信号数量SX小于或等于参考值C的条件下,设定所有条件所需的多个参考电流IREF1~IREFN。在此,参考电流IREF1~IREFN被提供至感测放大器301。参考值C则可被储存在电流调整器300中。
接着,步骤S430中,电流调整器300可使输入信号数量SX与参考值 C进行比较,在当输入信号数量SX大于或等于参考值C时执步骤S432,并在当输入信号数量SX小于参考值C时执行步骤S431。
当输入信号数量SX小于参考值C时,步骤S431执行一般感测方法,也就是使存储器串的读出电流IR直接被传送至感测放大器301,并使感测放大器301藉由使读出电流IR与参考电流IREF1~IREFN进行比较,以产生读取数据RDOUT。
相对的,当输入信号数量SX大于或等于参考值C时,在步骤S432 中,译码器310可针对输入信号数量SX进行译码,并通过译码结果使电流产生器320产生偏移电流IS。接着,步骤S433中,运算器OP1则使读取电流IR减去偏移电流IS,以使目标读取电流对齐相同的基准范围。在此,目标读取电流为当输入信号数量SX等于参考值C与存储器串为零权重条件下的读取电流IR,通过步骤S433的动作,可使不论输入信号数量 SX的数值为何(例如,大于或等于参考值C),其对应存储器串于当输入信号数量SX等于参考值C与存储器串为零权重条件下的读取电流IR可对齐至相同的基准范围。
对此请参照图5,图5绘示本发明图4实施方式中,对应不同的输入信号的数量,调整后读取电流的分布范围的示意图。其中,在图5中,以参考值C=5为范例,图5分别绘示输入信号数量SX等于5、6、7的读取电流IR的分布范围。基于输入信号的数量不相同,在零权重条件下的读取电流IR的分布范围不相对齐于基准范围。在经过偏移电流的调整动作后,数量SX等于5、6、7的调整后读取电流IADJ的分布范围中,在零权重条件下的调整后读取电流IADJ的分布范围可对齐至相同的基准范围 BP。如此一来,数量SX等于5、6、7的调整后读取电流IADJ,皆可通过与先前设定好的参考电流r1、r3、r5、r6、r7、r8以及r10进行比较,来产生读取数据RDOUT。
以下请参照图6,图6绘示本发明实施例的电流调整器的一实施方式。电流调整器600包括电流产生器610、620、开关SW1、SW2以及运算器 OP2。电流产生器610与存储器串MS串联耦接。存储器串MS接收输入信号X1~XM并依据存储器串MS上多个存储单元所分别提供的跨导值G1~GM以产生读取电流IR。电流产生器610则在当输入信号X1~XM的数量SX大于预设值C时被启动。电流产生器610上具有多个存储单元,并通过所分别提供的跨导值Gf,依据施加在存储单元上的偏压Vf以产生第一电流I1。基于存储器串MS、电流产生器610与开关SW1相互串接,开关SW1所接收的电流可等于第一电流I1以及读取电流IR的和。
在另一方面,电流产生器620与开关SW2相互串接。电流产生器620 由另一存储器串MSA所构成,并具有多个存储单元。存储器串MSA的存储单元提供跨导值Gb,并依据输入信号X1~XM以产生第二电流I2。开关 SW2则依据输入信号X1~XM的数量SX是否大于预设值C判断结果而被导通,并在当输入信号X1~XM的数量SX大于预设值C时,使第二电流 I2被传送至运算器OP2。
运算器OP2则耦接至开关SW1、SW2,并在开关SW1、SW2均被导通时,使开关SW1上的第一电流I1以及读取电流IR的和,与开关SW2 上的第二电流I2相减,并借以产生调整后读取电流IADJ。在本实施例中,第一电流I1与第二电流I2的差,可等同于前述图3实施例的偏移电流IS。
附带一提的,开关SW1在当数据感测动作被执行时,恒为导通的状态。开关SW1、SW2则皆可为晶体管开关。此外,运算器OP2可以为本领域技术人员所熟知的任意减法器(或加法器)电路,没有特定的限制。
请参照图7,图7绘示本发明图6实施方式的数据感测方法的流程图。对应图6的电流调整器600,步骤S710可制定感测放大器301的量化机制。上述的量化机制即为在对应各别输入信号数量SX的条件下设定每个量级所对应的神经网络的输出值范围,在步骤S720中,设定参考值C及参考电流,同样的,针对输入信号数量SX小于或等于参考值C的条件下设定所有条件所需的多个参考电流。在此,参考值C则可被储存在电流调整器 600中。
接着,步骤S730中,电流调整器600可使输入信号数量SX与参考值 C进行比较,在当输入信号数量SX大于或等于参考值C时执步骤S750,并在当输入信号数量SX小于参考值C时执行步骤S740。
当输入信号数量SX小于参考值C时,步骤S740执行一般感测方法,也就是使存储器串的读出电流IR直接被传送至感测放大器,并使感测放大器通过使读出电流IR与参考电流进行比较,以产生读取数据。
相对的,当输入信号数量SX大于或等于参考值C时,执行步骤S750,并进一步针对输入信号数量SX是否大于参考值C进行判断动作。在当输入信号数量SX大于参考值C时,执行步骤S760,相对的,在当输入信号数量SX等于参考值C时,直接执行步骤S780。
在步骤S760中,读取电流IR与电流产生器610所产生的第一电流I1 相加,并在步骤S770中,通过运算器OP2以及被导通的开关SW2,使读取电流IR与第一电流I1相加后,再减去第二电流I2,并借以产生调整后读取电流IADJ。最后,步骤S780依据参考电流来产测出读取数据。
通过步骤S760、S770的动作,使读取电流加上第一电流I1,并减去第二电流I2,可使不论输入信号数量SX的数值是多少(例如,大于参考值C),其零权重条件下的调整后读取电流IADJ可对齐至相同的基准范围。
对此请参照图8A以及图8B,图8A以及图8B绘示本发明图7的实施方式中,对应不同的输入信号的数量,调整后读取电流的分布范围的示意图。其中,在图8A中,以参考值C=5为范例,图8A分别绘示输入信号数量SX等于5、6、7的读取电流IR的分布范围。基于输入信号的数量不相同,零权重条件下的读取电流IR的分布范围不相对齐。在经过使第一电流I1与读取电流IR相加后,第一电流I1+读取电流IR的电流分布范围可先一步进行调整。接着,在图8B中,再使第一电流I1+读取电流IR 减去第二电流12以产生调整后读取电流IADJ。调整后读取电流IADJ的分布范围可以对齐,并通过预设的参考电流来感测出读取数据。
附带一提的,在前述多个实施例中,存储单元所提供的跨导值以及输入信号的电压值,可由设计者依据实际的需求来进行设置,没有一定的限制。
以下请参照图9,图9绘示本发明实施例的数据感测方法的流程图。步骤S910提供对应存储器阵列的存储器串的电流调整器,使电流调整器依据存储器串的多个输入信号的数量以产生偏移电流;步骤S920使电流调整器依据偏移电流调整存储器串的读取电流以产生调整后读取电流;以及,步骤S930提供感测放大器以使调整后读取电流与多个参考电流进行比较以产生读取数据。
关于上述步骤的实施细节,在前述的多个实施立即实施方式中已有详细的说明,在此恕不多赘述。
综上所述,本发明提供偏移电流,以对存储器串的读取电流进行调整。再依据调整后读取电流来与多个参考电流进行比较以产生读取数据。如此一来,数据感测装置不需要预先产生很多数量的参考电流,来因应不同数量的输入信号。有效降低电路成本,以及所需的功率消耗。
虽然本发明已以实施例揭露如上,然其并非用以限定本发明,任何所属技术领域中具有公知常识的技术人员,在不脱离本发明的精神和范围内,当可作些许的改动与润饰,故本发明的保护范围当视权利要求所界定的范围为准。
以上所述的具体实施例,对本发明的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上所述仅为本发明的具体实施例而已,并不用于限制本发明,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (13)
1.一种数据感测装置,其特征在于,耦接至一存储器阵列,包括:
一电流调整器,对应该存储器阵列的一存储器串,依据该存储器串的多个输入信号的数量以产生一偏移电流,并依据该偏移电流调整该存储器串的一读取电流以产生一调整后读取电流;以及
一感测放大器,耦接该电流调整器,接收该调整后读取电流以及多个参考电流,使该调整后读取电流与这些参考电流进行比较以产生一读取数据。
2.如权利要求1所述的数据感测装置,其中该电流调整器在这些输入信号的数量大于预设的一参考值时产生该偏移电流,并依据该偏移电流调整该存储器串的该读取电流以产生该调整后读取电流。
3.如权利要求2所述的数据感测装置,其中该电流调整器使该读取电流减去该偏移电流以产生该调整后读取电流。
4.如权利要求3所述的数据感测装置,其中该电流调整器包括:
一译码器,针对这些输入信号的数量的数值进行译码以产生多个控制信号;
一电流产生器,接收这些控制信号,并依据被使能的这些控制信号以产生该偏移电流;以及
一运算器,使该读取电流以及该偏移电流相减,以产生该调整后读取电流。
5.如权利要求4所述的数据感测装置,其中被使能的这些控制信号的数量与这些输入信号的数量的数值相同。
6.如权利要求4所述的数据感测装置,其中该电流产生器包括多个非易失性存储单元。
7.如权利要求1所述的数据感测装置,其中该电流调整器在这些输入信号的数量大于预设的一参考值时产生一第一电流以及一第二电流,并依据该第一电流以及该第二电流产生该偏移电流,该电流调整器并依据该偏移电流调整该存储器串的该读取电流以产生该调整后读取电流。
8.如权利要求7所述的数据感测装置,其中该电流调整器使该第一电流减去该第二电流以产生该偏移电流,并使该读取电流加上该偏移电流以产生该调整后读取电流。
9.如权利要求7所述的数据感测装置,其中该电流调整器包括:
一第一电流产生器,当这些输入信号的数量大于预设的该参考值时提供该第一电流,并提供该第一电流至该存储器串;
一第二电流产生器,依据这些输入信号以产生该第二电流;
一第一开关,具有第一端耦接该第一电流产生器以及该存储器串,依据一第一控制信号以被导通或断开;
一第二开关,具有第一端耦接该第二电流产生器,依据一第二控制信号以被导通或断开;以及
一运算器,耦接至该第一开关的第二端,以及该第二开关的第二端,使该第一开关的第二端的电流与该第二开关的第二端的电流相减以产生该调整后读取电流。
10.如权利要求9所述的数据感测装置,其中该第二开关在这些输入信号的数量大于预设的该参考值时被导通。
11.一种数据感测方法,其特征在于,适用于一存储器阵列,包括:
提供对应该存储器阵列的一存储器串的一电流调整器,使该电流调整器依据该存储器串的多个输入信号的数量以产生一偏移电流;
使该电流调整器依据该偏移电流调整该存储器串的一读取电流以产生一调整后读取电流;以及
提供一感测放大器以使该调整后读取电流与多个参考电流进行比较以产生一读取数据。
12.如权利要求11所述的数据感测方法,使该电流调整器依据该存储器串的这些输入信号的数量以产生该偏移电流,使该电流调整器依据该偏移电流调整该存储器串的该读取电流以产生该调整后读取电流的步骤包括:
在这些输入信号的数量大于预设的一参考值时,产生该偏移电流;以及
使该读取电流减去该偏移电流以产生该调整后读取电流以产生该调整后读取电流。
13.如权利要求11所述的数据感测方法,使该电流调整器依据该存储器串的这些输入信号的数量以产生该偏移电流,使该电流调整器依据该偏移电流调整该存储器串的该读取电流以产生该调整后读取电流的步骤包括:
在这些输入信号的数量大于预设的一参考值时产生一第一电流以及一第二电流;
依据该第一电流以及该第二电流产生该偏移电流;以及
使该第一电流减去该第二电流以产生该偏移电流,并使该读取电流加上该偏移电流以产生该调整后读取电流。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080151635A1 (en) * | 2006-12-26 | 2008-06-26 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and a method thereof |
CN102760493A (zh) * | 2011-04-28 | 2012-10-31 | 海力士半导体有限公司 | 非易失性存储装置及其验证方法 |
CN105261390A (zh) * | 2014-07-14 | 2016-01-20 | 智原科技股份有限公司 | 静态存储器装置及其数据读取方法 |
US20170365336A1 (en) * | 2016-06-17 | 2017-12-21 | Winbond Electronics Corp. | Data sensing apparatus |
JP6505902B1 (ja) * | 2018-03-20 | 2019-04-24 | 株式会社東芝 | 磁気メモリ及びメモリシステム |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003257192A (ja) | 2002-03-06 | 2003-09-12 | Mitsubishi Electric Corp | 半導体記憶装置および不揮発性半導体記憶装置 |
JP3914869B2 (ja) * | 2002-12-20 | 2007-05-16 | スパンション インク | 不揮発性メモリ及びその書き換え方法 |
US7173854B2 (en) | 2005-04-01 | 2007-02-06 | Sandisk Corporation | Non-volatile memory and method with compensation for source line bias errors |
TWI336889B (en) | 2007-04-17 | 2011-02-01 | Elite Semiconductor Esmt | Nonvolatile semiconductor memory device and method of programming same |
JP2012069175A (ja) | 2010-09-21 | 2012-04-05 | Renesas Electronics Corp | 半導体装置 |
US9583183B2 (en) * | 2014-09-26 | 2017-02-28 | Sandisk Technologies Llc | Reading resistive random access memory based on leakage current |
US10559370B2 (en) * | 2018-03-22 | 2020-02-11 | Sandisk Technologies Llc | System and method for in-situ programming and read operation adjustments in a non-volatile memory |
-
2019
- 2019-09-24 US US16/581,565 patent/US10971213B1/en active Active
- 2019-10-08 CN CN201910951621.0A patent/CN112633485B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080151635A1 (en) * | 2006-12-26 | 2008-06-26 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and a method thereof |
CN102760493A (zh) * | 2011-04-28 | 2012-10-31 | 海力士半导体有限公司 | 非易失性存储装置及其验证方法 |
CN105261390A (zh) * | 2014-07-14 | 2016-01-20 | 智原科技股份有限公司 | 静态存储器装置及其数据读取方法 |
US20170365336A1 (en) * | 2016-06-17 | 2017-12-21 | Winbond Electronics Corp. | Data sensing apparatus |
JP6505902B1 (ja) * | 2018-03-20 | 2019-04-24 | 株式会社東芝 | 磁気メモリ及びメモリシステム |
Also Published As
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