KR20070094508A - 비트 심볼 인식방법 및 비휘발성 메모리에 다수 비트를저장하는 장치 - Google Patents

비트 심볼 인식방법 및 비휘발성 메모리에 다수 비트를저장하는 장치 Download PDF

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Abstract

싱글 비휘발성 메모리 셀에 다수-비트 워드에 의해 표현된 정보의 저장은 상기 다수-비트 워드에 대응하는 특정 문턱 전압 레벨로 상기 비휘발성 메모리의 문턱 전압을 프로그래밍함으로써 가능하게 된다. 저장되거나 또는 생성된 다수-비트 워드들은 상기 비휘발성 메모리 셀로부터 전기적 응답이 상기 게이트에 인가된 특정 다수-비트 워드로부터 생성된 전압이 상기 비휘발성 메모리 셀에 저장된 정보와 일치하는 것을 표시할 때까지 상기 비휘발성 메모리 셀에 인가될 게이트 전압으로 스캔되고 변환된다. 상기 일치된 다수-비트 워드는 저장소에서 판독되고 상기 싱글 비휘발성 메모리 셀에 저장된 비트를 나타낸다.
비트, 심볼, 비휘발성 메모리 셀, 인식방법

Description

비트 심볼 인식방법 및 비휘발성 메모리에 다수 비트를 저장하는 장치 {BIT SYMBOL RECOGNITION METHOD AND STRUCTURE FOR MULTIPLE BIT STORAGE IN NON-VOLATILE MEMORIES}
도 1은 비휘발성 메모리 셀과 관련된 MOSFET로서 N-채널 트랜지스터를 이용하는 본 발명의 일 실시 형태의 구성도이다.
도 2는 비휘발성 메모리 셀과 관련된 MOSFET로서 P-채널 트랜지스터를 이용하는 본 발명의 일 실시형태의 구성도이다.
도 3은 본 발명에 따른 비휘발성 메모리 셀의 일부로서 CMOS 트랜지스터를 이용하는 본 발명의 일 실시형태의 구성도이다.
도 4는 입력전압이 MOS 트랜지스터의 제어 게이트에 인가된 경우 상이한 유형의 풀업(pull-up) 또는 풀다운(pull-down) 부하를 갖는 인버터로서 사용된 MOS 트랜지스터의 전압전달특성(VTC)을 도시한다.
도 5는 출력전압(Vout)에 대한 1대1 대응 게이트 전압(Vgi)을 도시한다. 도 5에서, Vout은 수평선(Vref)과 NMOS 트랜지스터 임계전압(Vthi)(i=0,....,15일 때)을 나타내는 평행 VTC 곡선이 교차할 때 기준전압(Vref)과 유일하게 일치한다.
도 6a는 프로그래밍 이후 NMOSFET NVM 어레이의 임계전압 레벨(Vthi)에서 상 정된 임계전압 분포(실선)를 도시한다. 상기 임계전압 분포는 출력전압(Vout)이 본 발명에 따른 기준전압(Vref)과 일치할 때 Vgi에서 게이트 전압 분포(점선)로 유일하게 변환될 수 있다.
도 6b는 대응하는 점선 곡선상에 도시된 바와 같이 Vgi의 피크값과 동등한 Vgi의 특정 값에 대해 기준전압(Vref)과 동등한 출력전압(Vout)으로 Vgi에서 전체적인 게이트 전압 분포(점선)를 도시한다. 상기 Vgi의 전체적인 분포는 입력전압 Vi -1과 Vi 사이에 있는 것으로 도시되어 있다. 임계전압 레벨(Vthi)의 임계전압 분포를 갖는 NMOSFET 메모리 셀에 대한 출력전압 응답(Vout)(도 6a 참조)은, 본 발명에 있어서 인가된 제어 게이트 전압이 Vi -1에서 Vi로 증가할 때, 기준전압(Vref)보다 더 큰 전압에서 더 작은 전압으로 반전된다.
도 7a는 특정 부하와 NMOSFET 메모리 셀에 대해 고정 게이트 전압(Vgfix)(비축퇴성 윈도(non-degenerated window)의 우측의 수직 점선)과 관련된 비축퇴성 전압 응답 윈도(음영구역)를 도시한다. 상기 비축퇴성 응답 허용가능 임계전압 윈도 (△th)는 출력 전압(Vout)이 Vdd도 아니고 0도 아닐 때 Vgfix의 수직선을 평행한 VTC 곡선(점선)이 인터셉트함으로써 결정된다.
도 7b는 종래 설계에서 낮은 저항 부하와 높은 고정 게이트 전압을 갖는 MOSFET의 전압 특성을 도시한다. 더 넓은 비축퇴성 임계전압 범위(△th)(즉 상기 인터셉트 된 출력전압(Vout)은 Vdd도 아니고 0도 아님)을 얻기 위해, 더욱 높은 Vgfix 선(더 우측의 수직선)과 더 작은 기울기가 바람직하다.
도 8(a) 내지 8(e)는 본 발명에서 유용한 형태의 비휘발성 메모리 셀에서 N-채널 MOSFET가 사용된 다양한 부하 디바이스를 도시한다.
도 9(a) 내지 9(e)는 본 발명에서 유용한 형태의 비휘발성 메모리 셀에서 P-채널 MOSFET가 사용된 다양한 부하 디바이스를 도시한다.
도 10은 본 발명과 관련된 비휘발성 메모리 셀의 일부로서 유용한 CMOS 구조를 도시한다.
도 11은 비휘발성 메모리 셀에서 사용된 NMOSFET의 출력 전압(Vout)과 다이오드-연결된 MOSFET 부하(도 8b 또는 도 8c 참조)의 관계를 기준전압(Vref)에 대한 비휘발성 메모리 셀 트랜지스터의 임계전압(Vth)의 함수로서 도시한다.
도 12는 4비트 디지털 신호로부터 스텝 전압을 생성하는 전형적인 R2R 디지털-아날로그 회로를 도시한다.
도 13은 16개의 상이한 전압 레벨 중 어느 하나에 대응하는 4비트 디지털 코드 워드를 판독하기 위해 본 발명과 관련된 일 유형의 비트 패턴 발생기의 참조 테이블(lookup table)을 생성하기 위해 가산기를 사용하는 것을 도시한다.
도 14는 본 발명에서 사용에 적합한 비휘발성 메모리 셀 어레이를 도시한다.
도 15는 비휘발성 메모리 셀의 제어 게이트에 상이한 전압을 인가하는 도 1, 2, 3, 및 13과 같은 회로와 관련된 파형을 도시한다.
본 발명은 단일 비휘발성 메모리 셀에 복수의 비트를 저장하는 것에 관한 것이며 보다 상세하게는 단일 비휘발성 메모리 셀에 저장된 복수 비트 정보를 감지하여 판독하는 방법, 그 결과 구조체, 및 그러한 셀들의 어레이에 관한 것이다.
플로팅 게이트(floating gate)를 갖는 MOSFET(metal oxide semiconductor field effect transistor)와 같은 비휘발성 메모리장치는 상기 플로팅 게이트에 변하는 전하량을 저장할 수 있다는 것이 잘 알려져 있다. 플로팅 게이트에 저장된 전하량은 잘 알려진 방법으로 메모리장치의 임계전압(즉, 하부의 MOS 트랜지스터가 동작하는 게이트 전압)을 변경한다. 플로팅 게이트 상의 상이한 전하량은 하부 MOS 트랜지스터에 대한 상이한 임계전압에 대응한다.
반도체 비휘발성 메모리(NVM: non-volatile memory)와 특히 EEPROM(electrically erasable programmable read-only memory)은 컴퓨터, 전기통신시스템, 소비자 가전 및 다른 전자장치에서 널리 사용된다. EEPROM은 비휘발성 메모리의 특별한 형태이며, 시스템에 대한 전원 공급이 중단된 경우에도 펌웨어와 데이터를 저장할 수 있다. 또한, EEPROM에 저장된 정보는 필요에 따라 변경, 삭제 및 대체될 수 있다. 플래시 EEPROM은 요구에 따라 전체적으로 또는 섹터 단위로 삭제될 수 있는 EEPROM의 구체적인 형태이다.
데이터는 전하 캐리어를 MOSFET의 채널로부터 MOSFET의 플로팅 게이트로 또 는 MOSFET의 게이트와 채널 사이의 전하 트래핑(charge trapping) 유전체에 잘 알려진 방법으로 주입함으로써 EEPROM 셀에 저장된다. 플로팅 게이트 또는 전화-트래핑 유전체층은 때로는 "전하 저장층"으로 불린다. 예를 들면, N-채널 MOSFET에서, 플로팅 게이트(기본적으로 MOSFET의 채널영역 위에 도전층을 포함하지만 그것으로부터 절연된 도전층을 포함)에의 전하 축적은 하부의 FET를 동작시키는데 필요한 임계전압(Vth)을 증가시킨다. 플로팅 게이트로부터 절연된 상부에는 하부 MOSFET의 소스와 드레인 사이의 채널 영역을 상기 소스와 드레인과 같은 도전성 형태로 반전시켜 "동작(turn on)"(즉, 소스로부터 드레인으로 전류가 흐르게 함)시키는 전압이 인가되는 도전성 게이트("제어 게이트"라고도 함)가 있다. 고정된 판독 전압이 MOSFET의 게이트에 인가될 때, MOSFET는 Vth 의 값에 따라 동작되거나(즉, 소스로부터 드레인으로 전류를 흐르게 함) 또는 오프 상태로 유지된다. Vth의 값은 플로팅 게이트에 위치된 전하의 양과 MOSFET의 채널에서의 불순물 농도에 의해 제어된다.
동시 및 순차 감지(sensing) 모두가 복수의 비트를 저장할 수 있는 비휘발성 메모리 셀에 사용을 위해 제안되었다. 다중-레벨 메모리 셀을 판독하는 종래의 감시 기법에서, 제어 게이트에 고정된 판독 전압을 인가하여 얻어진 NVM 셀의 전류 또는 전압 응답은 동일한 조건 하에서 동일한 비휘발성 셀의 상이한 임계전압 레벨로부터 생성된 기준 전류 또는 전압과 비교된다. 동시 감지방법은 메모리 셀로부터의 응답 전류 또는 전압을 기준 전류 또는 전압과 동시에 비교하여 최근접 일치 로부터 판독되는 비휘발성 메모리 셀에 대한 비트 레벨을 결정한다.
상기 순차 감지방법은 비휘발성 메모리 셀로부터의 전류 또는 전압 응답을 비교기의 출력 신호가 공급된 연속 근사 레지스터(SAR: successive approximation register)에 의해 제어된 가변적인 기준 응답과 비교한다. 상기 SAR은 소정의 초기 상태에서 시작하여 각각 상기 순차 2진 탐색의 한 단계에 해당하는 상태의 연속을 통해 전개되는 순차 네트워크를 포함한다.
기본적으로, 종래의 동시 및 순차 감지방법은 비휘발성 메모리 셀로부터의 아나로그 출력 전기 신호를 다른 임계 레벨을 갖는 비휘발성 메모리 셀로부터의 아나로그 출력 전기 신호와 비교한다. 한 시스템에서, 소정의 제어 게이트 전압을 갖는 소정의 비휘발성 메모리 셀로부터의 아날로그 출력 전기 신호는 디지털 서명으로 변환되고 상이한 임계 레벨을 갖는 비휘발성 메모리 셀로부터 생성된 복수의 아나로그 전기 출력신호와 비교된다. 상기 감지 및 결정기법은 아날로그-디지털 컨버터(ADC)의 한 형태로서 생각될 수 있다. 최근접 일치를 제공하는 상기 아날로그 전기 출력신호는 판독되고 있는 메모리 셀에 저장된 데이터를 나타내며 그것의 디지털 데이터가 시스템으로부터 판독된다.
고정된 제어 게이트 전압과 고정된 부하 조건하에서 복수의 임계 레벨을 갖는 메모리 셀로부터의 응답들(즉, 전류 또는 전압)은 상당히 상이하기 때문에, 이전의 종래 판독 기법은 비휘발성 메모리 셀에 저장된 특정 비트를 결정하는데 최적화된 방식으로 동작하지 않을 수도 있다. 예를 들면, 미지의 임계전압을 갖는 비휘발성 메모리 셀의 제어 게이트에 고정 제어 게이트 전압을 인가하면 낮은 임계전 압을 갖는 비휘발성 메모리 셀의 선형 영역에 해당하는 전기적 응답 또는 더 높은 임계전압을 갖는 비휘발성 메모리 셀을 위한 하부의 MOS 장치의 포화영역에서 전기적인 응답을 제공할 것이다. 선형영역으로부터 포화영역까지 동작할 때, 인접 비휘발성 메모리 셀 임계전압 사이의 전기적 응답 동조는 상기 비휘발성 메모리 셀의 가능한 응답의 전체 범위에 걸쳐서 균일하지 않을 것이다.
프로그래밍 후 비휘발성 메모리 어레이의 전기 응답 분포는 어레이의 MOS 트랜지스터의 비균일 응답 특성에 종속되는데, 이것은 이들 MOS 트랜지스터의 상이한 임계전압 레벨에 대응하는 상이한 동작영역 때문이다. 상기 임계전압 레벨의 함수로서 전기 응답들 사이의 일정하지 않은 분리는 임계 레벨에 종속하는 메모리 셀들로부터 응답의 분포를 야기한다. 이러한 일정하지 않은 분포는 단일 비휘발성 메모리 셀에서 더 많은 임계전압 레벨을 분석하는 능력을 방해한다. 그러므로, 프로그램될 수 있는 임계전압 레벨의 가용한 범위는 종래 기술에서 비휘발성 메모리 셀을 판독하는데 사용될 수 있는 적용 가능한 고정 게이트 전압에 대한 한계 때문에 제한된다.
따라서, 본 발명은 단일 EEPROM 셀에 다수-비트의 정보를 효율적인 방법으로 저장할 수 있도록 하는 것을 목적으로 한다.
본 발명은 임계전압이 하나 이상의 비트에 의해 디지털 형태로 표현될 수 있음을 인정한다. 디지털 비트(즉, 1 및 0)들의 특정 조합에 특정 임계전압을 할당 함으로써, 상기 비트들의 특정 조합은 비휘발성 메모리 셀의 선택된 임계전압을 일치시킬 수 있다. 그 결과, 상기 비트들의 조합에 대응하는 전압이 비휘발성 메모리 셀의 제어 게이트에 인가될 때, 상기 비휘발성 메모리 셀이 동작하고 이에 의해 상기 비휘바성 메모리 셀의 플로팅 게이트에 저장된 정보가 상기 인가된 게이트 전압을 생성하는데 사용된 비트들에 대응하는 것을 지시한다. 이와 같이, 비휘발성 메모리 셀의 활성화는 상기 비휘발성 메모리 셀이 사용되는 시스템에 상기 비휘발성 메모리 장치의 플로팅 게이트에 저장된 특정 정보를 통지한다.
본 발명에 의하면, 고정된 게이트 전압을 비휘발성 메모리 셀에 인가하는 대신에 불연속 스캐닝 전압이 상기 셀의 제어 게이트에 인가된다. 각 불연속 게이트 전압은 가능한 전압의 범위에서 특정 전압을 나타내는 비트들의 특정 조합에 대응한다. 트랜지스터의 제어 게이트에 인가된 각 전압에 응답하여 비휘발성 메모리 셀의 MOS 트랜지스터로부터 생성된 전기 응답은 항상 가장 민감한 응답 영역에 도달하거나 해당한다. 그러면 상기 메모리 셀의 가장 민감한 응답은 비휘발성 메모리의 플로팅 게이트에 저장된 비트들을 판정하는데 사용될 수 있다. 상기 가장 민감한 응답이 발생할 때(즉, 특정 비휘발성 메모리 셀과 관련된 하부의 MOS 트랜지스터가 활성상태로 판독되는 경우), 비휘발성 메모리 셀의 플로팅 게이트에 저장된 전하를 나타내는 비트들의 특정 조합은, 이 조합이 상기 비휘발성 메모리 셀과 관련된 하부 MOS 트랜지스터를 동작시키기 위해 제어 게이트에 인가된 전압에 해당하기 때문에, 판정될 수 있다.
소스-드레인 전류가 처음 나타나는(즉, 트랜지스터가 동작하는) 제어 게이트 에 인가된 전압이 인식될 수 있다. 하부 MOSFET의 임계 전압과 일치하는 제어 게이트 전압에 해당하는 메모리에 저장된 다수-비트 워드가 판정될 수 있으며 따라서 EEPROM의 플로팅 게이트에 저장된 전하가 판정될 수 있다. 이 다수-비트 워드는 그 다음 메모리로부터 판독되며 상기 플로팅 게이트에 저장된 전하를 나타낸다.
EEPROM 셀에 저장된 비트의 수는 검출될 수 있는 분석 가능한 임계 전압 레벨의 수(즉, Vth의 수)에 의해 판정된다. 감지되고 분석될수 수 있는 임계전압이 많을수록, 단일 비휘발성 메모리 셀에 더 많은 비트가 저장될 수 있다. 저장될 수 있는 비트의 수(n)는 분석 가능한 임계전압 레벨의 수(N)의 2를 밑수로 하는 로그이다. 즉,
n = log2N
예를 들어, N=16이며, n=4이다. 즉, 16개의 상이한 임계전압 레벨을 정의하기 위해서 4개의 비트가 사용될 수 있다. 이와 같이, 16개의 임계 레벨이 감지될 수 있다면, 4개 비트의 모든 가능한 조합에 대응하는 전압들은 단일 NVM 셀에 저장될 수 있다. 만일 32개의 임계전압 레벨이 감지되고 분해될 수 있다면, 5개의 비트의 모든 가능한 조합에 대응하는 전압들이 단일 NVM 셀에 저장될 수 있다.
본 발명은 첨부된 도면과 함께 다음의 발명의 상세한 설명을 통해 더욱 완전하게 이해될 것이다.
(실시예)
도 1 내지 3은 각각 N-형 MOSFET 비휘발성 메모리 셀, P-형 MOSFET 비휘발성 메모리 셀 및 상보형 MOSFET(complementary Metal Oxide Semiconductor Field Effect Transistor) 비휘발성 메모리 셀을 사용하는 본 발명의 실시형태를 도시한다. 도 1 내지 3에서, 비트 패턴 발생기(103)는 비휘발성 메모리 셀의 적어도 하나의 트랜지스터의 제어 게이트 리드선(lead)(116)에 인가될 아날로그 제어 전압을 발생시키기 위해 디지털 비트를 발생시켜 디지털-아날로그 변환기(DAC) (104)에 입력시킨다. 이와 같이, 도 1에서, N-채널 MOSFET(Q1)는 플로팅 게이트(124)에 전하로서 저장된 특정 다수-비트 정보를 판독하기 위해 DAC(104)로부터의 제어 전압이 인가될 제어 게이트(125)에 함께 N개의 전압 레벨의 어느 하나에 대응하는 전하가저장될 수 있는 플로팅 게이트(124)를 갖는다. 제어 게이트(125)는 DAC(104)의 출력 리드선(116)에 연결된다. 비트 패턴 발생기(103)는 N개의 상이한 디지털 워드를 DAC(104)로 가는 버스(115)에 송신한다. 일 실시 형태에서, 만일 16개의 전압 레벨들이 플로팅 게이트(124)에 저장될 수 있다면, 각 버스는 DAC(104)에 병렬로 4개의 비트를 전송할 4개의 리드선을 갖는다. 만일 소정의 전압 레벨을 나타내는 비트들이 직렬로 전송된다면, 각 버스는 단일 리드선일 것이다.
비트 채널 패턴 발생기(103)는 DAC(104)의 버스(115)뿐만 아니라 데이터 출력 버퍼(102)의 버스(114)에도 비트들을 제공한다. 데이터 출력 버퍼(102)는 데이터 출력 버퍼 제어기(101)에 의해 제어된다. 버퍼 제어기(101)는 N-채널 MOSFET(Q1)을 동작시키는 제어 게이트(125)에 인가되는 제어 전압에 응답하여 그 상태를 변경하는 MOSFET(Q1)에 응답하여 출력 리드선(120) 상의 출력신호 레벨에 변화를 초래하는 비교기(107)의 출력단자(120)의 리드선(121)으로부터 입력 신호를 수신한다. 리드선(121)의 출력신호 변화는 데이터 버퍼 제어기(101)에 의해 검출되고 차례로 수신 인에이블 리드선(113-3)에 신호를 보내 데이터 출력 버퍼(102)로 하여금 비트 패턴 발생기(103)의 선택된 하나의 버스(114)로부터 비트 워드를 수신할 수 있도록 한다. 특정 메모리 셀을 위한 데이터 버퍼(102)가 점유된 후에, 나중 사이클에서 데이터 버퍼(102)를 덮어쓰는 것을 방지하기 위해 리드선(113-2)에 의해 데이터 버퍼 제어기(101)에 데이터 버퍼 점유 신호를 송신할 수 있다. N개의 가능한 모든 비트 워드들을 조사하는(interrogating) 전체 사이클을 완료한 후, 버퍼 제어기(101)의 버스(113-1)로부터 "송신"신호는 데이터 버퍼로 하여금 데이터 버퍼(101)의 전체 버퍼 데이터를 송신가능하게 한다.
도 13에 도시된 바와 같이, 비트 패턴 발생기(103)는 클럭 신호(클럭은 도시되지 않음)에 의해 구동되어 각각 4비트의 상이한 레지스터(1303-1 내지 1303-16)에 저장된 비트들에 대응하는 참조 테이블(1303)로부터 버스(1305-1 내지 1305-16)의 각각에 출력 신호를 순차로 제공한다. DAC(104)(도 1 - 3)는 도 15의 세 번째 라인에 도시된 것과 같은 V0 내지 V15 범위의 일련의 전압 레벨을 제어 게이트(125, 225, 325)의 출력 리드선(116)에 제공한다. 그러면 N-채널 MOS 트랜지스터(Q1)(도 1)의 임계전압(Vth)에 대응하는 특정 전압 레벨(Vg)은 트랜지스터(Q1)를 동작시킨다. P-채널 트랜지스터(Q2)(도 2) 또는 CMOS 트랜지스터(Q3, Q4)의 제어 게이트(225, 325)에 인가된 적절한 램프 전압(ramped voltage)은 제어 게이트(225 또는 325)에 인가된 전압이 이들 트랜지스터의 임계전압에 대응할 때 Q2 또는 CMOS 트랜지스터(Q3, Q4)를 각각 동작시킬 것이다. 그러면 상기 임계전압(Vth)에 대응하는 도 13에서의 대응하는 레지스터(1303-i)로부터의 특정 비트들이 데이터 출력 버퍼(102)의 버스(114) 중 대응하는 하나에 비트 패턴 발생기(103)(도 1 내지 3)로부터 판독될 것이다. 버퍼(102)는 비휘발성 메모리 셀의 트랜지스터 또는 트랜지스터들의 플로팅 게이트(124, 224, 또는 324)에 저장된 전압 레벨에 대응하는 신호를 리드선(112)(이것은 버퍼(102)로부터의 신호가 병렬 n비트인 경우 n-채널 버스가 될 수도 있음)에 제공한다.
도 13의 시퀀스에서, 데이터 출력 제어(101)는 새로운 조사 사이클을 시작하기 전에 데이터 버퍼(102)에 남은 데이터를 제거하기 위해 시스템 제어기(도시되지 않음)로부터의 리드선(11) 상의 신호에 의해 미리 설정된다. 리드선(113-1) 상의 송신 인에이블 신호는 상기 버퍼 데이터를 송신하기 위해 상기 조사 사이클의 종단에 데이터 출력 버퍼 제어기(101)로부터 데이터 버퍼로 송신된다. 이 신호는 버퍼 (102)로 하여금 상기 비휘발성 메모리 셀들의 대응하는 트랜지스터 또는 트랜지스터들의 플로팅 게이트에 저장된 정보를 나타내는 디지털 신호를 리드선(112)에 출력하도록 한다. 리드선(121) 상의 전압 변화는 DAC(104)의 출력 리드선(116) 상의 선택된 전압에 의해 트랜지스터(Q1)(또는 Q2 또는 Q3 및 Q4)의 동작을 표시하는 비교기(107)의 리드선(120) 상의 출력 신호의 변화를 반영한다.
요약하면, DAC(104)의 출력 신호들은 비트 패턴 발생기(103)로부터의 다수-비트 입력 신호들에 대응하는 일련의 불연속적인 전압들이다. DAC(104)로부터 각 각의 불연속적인 출력 전압은 도 1에서 N-채널 MOSFET(Q1)의 제어 게이트(125)에 인가된다. 트랜지스터(Q1)는 플로팅 게이트(124)에 전하로서 저장된 정보가 판정될 수 있도록 계속 조사된다. 제어 게이트(125)에 인가된 각각의 불연속적인 전압은 DAC(104)의 입력 버스(115) 중 하나에 인가된 비트들의 하나의 특정 조합에 대응한다. 공급전압(Vdd)과 그라운드 사이에 직렬 접속된 부하(105)와 N-채널 MOSFET(Q1)를 포함하는 회로의 출력 전압은 비교기(107)의 리드선(118)로 전송된다. 기준전압(Vref)은 비교기(107)의 입력단자(119)에 인가된다. 비교기(107)의 단자(120)에서 출력전압은 각각 일 실시형태에서 리드선(118)에 공급전압(Vdd)이 인가된 경우 1이거나 리드선(118)이 그라운드 전압인 경우 0이 될 것이다. 비교기(107)의 2개의 출력 전압 상태는 리드선(119)의 기준전압(Vref)보다 더 크거나 또는 더 작은 비휘발성 메모리 셀의 출력전압에 대응한다. 회로설계에 따라서, 비교기(107)의 출력전압 상태는 원한다면 바뀔 수 있다.
비교기(107)의 단자(120)의 출력 전압은 데이터 출력 버퍼 제어기(101)의 리드선(121)에 전달된다. 단자(120)의 출력전압의 변화는 데이터 출력 버퍼 제어기(101)로 하여금 데이터 출력 버퍼(102)를 기동하여 비트 패턴 발생기(103)의 디지털 비트들(플로팅 게이트(124)에 저장된 비트들에 대응함)을 수신하여 리드선 또는 버스(112)에 출력하고 시스템에서 사용할 수 있도록 상기 시스템에 출력하도록 한다.
도 1에서, 비교기(107)의 입력 리드선(118)의 전압은, N-채널 MOSFET(Q1)가 동작하여 리드선(118)의 전압을 그라운드로 끌어내릴 때까지, 하이(high)이며 기본적으로 Vdd에 해당한다. 따라서, 리드선(118)의 전압은 초기에 비교기(107)의 입력 리드선(119)의 기준전압 이상일 것이며 트랜지스터(Q1)가 동작할 때 이 기준전압 이하로 떨어질 것이다.
도 2에서 도시된 구조는, Vdd의 단자(117)와 N-채널 MOSFET(Q1) 사이에 직렬로 연결된 전류부하(105)가 도 2에서는 P-채널 MOSFET(Q2)의 드레인과 그라운드 사이에 전류싱크(current sink)(206)에 의해 대체된 것을 제외하면 도 1에 도시된 것과 같다.
도 2에서, 비교기(107)의 입력 리드선(218)의 전압은 트랜지스터(Q2)가 동작할때 까지 전류싱크(206)의 작동 때문에 그라운드에 가까운 낮은 상태로 유지된다. 트랜지스터(Q2)가 동작할 때, 리드선(218)의 전압은 리드선(117)을 통해 P-채널 MOS 트랜지스터(Q2)의 소스에 인가된 전압(Vdd)을 향해서 상승할 것이다. 그 밖에는, 도 2의 구조는, 제어 게이트(225)에 인가된 전압이 양의 방향(그라운드에서 Vdd의 방향으로의 전압)이 아니라 음의 방향으로(Vdd에서 그라운드 방향으로의 시작 전압) 램프(ramp)하는 것을 제외하고는, 도 1의 구조와 유사한 방식으로 동작한다. Vs가 소스에 인가된 전압이고 Vthp가 P-채널 MOS 트랜지스터에 대한 임계전압의 절대값일 때, P-채널 MOS 트랜지스터를 동작시키는데 필요한 게이트 전압은 Vs-Vthp (Vthp>0)보다 낮다는 것을 주목해야 한다. 플로팅 게이트(224)에 저장된 전자들은 Vthp를 더 작은 값으로 이동시킨다. 그러므로, P-채널 MOSFET를 턴오프시키는데 필요한 게이트 전압은 상기 플로팅 게이트에 전자가 저장되지 않은 경우보다 더 크다(턴오프를 위해 Vg > Vs-Vthp).
도 3의 구조는 트랜지스터(Q3, Q4)가 기본적으로 각각 직렬로 연결되어 CMOS 디바이스로 동작하는 P-채널과 N-채널 MOSFET인 점을 제외하고는 도 1 및 2의 구조화 같은 방식으로 동작한다. 일 실시형태에서, 도 3의 제어 게이트에 인가된 전압 레벨이 로우(low)인 경우, N-채널 트랜지스터(Q4)는 오프상태이고 P-채널 트랜지스터(Q3)는 온상태이다. 따라서, 리드선(318)의 전압은 하이이다. DAC(104)로부터의 출력 전압이 증가하고 제어 게이트(325)에 인가될 때, 임의의 시점에서, P-채널
트랜지스터(Q3)는 공통 플로팅 게이트(324)에 저장된 전하, 제어 게이트(325)와 공통 플로팅 게이트(324) 사이의 캐패시턴스, 두 채널에서 도너 불순물 농도, 및 P-채널 및 N-채널 용량성 커플링비(capacitive coupling ratio)에 따라서 오프 상태가 된다. 이 전압이나 또는 공통 플로팅 게이트(324)에 저장된 전하, 제어 게이트 (325)와 공통 플로팅 게이트(324) 사이의 캐패시턴스, 양 채널에서의 도너 불순물 농도, 및 P-채널과 N-채널 용량성 커플링비에 종속하는 어떤 다른 더 높은 전압에 응답하여, N-채널 트랜지스터(Q4)가 온 상태가 된다. 이때, 비교기(107)의 입력 리드선(318)의 전압은 Vdd에 상응하거나 그 근처의 높은 레벨의 전압으로부터 그라운드에 해당하는 낮은 전압으로 변한다. 이때, 비교기(107)의 출력단자(120)로부터의 출력신호의 값의 변화는 데이터 출력 버퍼 제어기(101)의 리드선(121)에 전달 되며 비교기(107)의 리드선(120)의 출력신호가 하이 레벨로부터 로우 레벨로 바뀐 것을 지시한다. 이것은 데이터 출력 버퍼 제어기(101)를 도 1과 관련하여 상술한 방식으로 동작시켜 비교기(107)의 출력 전압의 이러한 변화를 발생시킨 비트 패턴 발생기(103)의 특정 비트 패턴이 데이터 출력 버퍼(102)를 통해 출력 리드선(112)로 전송되도록 허용한다.
N-채널 MOS 트랜지스터(Q1)(도 1), P-채널 MOS 트랜지스터(Q2)(도 2), 및 N-채널 MOS 트랜지스터(Q4)와 직렬로 연결되어 CMOS 구조체를 형성하는 P-채널 MOS 트랜지스터(Q3)와 같은 비휘발성 메모리 셀 내의 트랜지스터 또는 트랜지스터들의 입력 전압과 출력 전압은 도 4에 도시된 것과 같은 인버터 형태의 전압 전달특성 (VTC: Voltage Transfer Characteristic)으로 특징 지워진다. 입력전압(Vin)은 MOS 트랜지스터(Q1, Q2, Q3, Q4)의 제어 게이트의 전압이다. 출력전압(Vout)은 Q1과 부하(105) 사이의 노드에서, 또는 Q2와 전류싱크(206) 사이의 노드에서, 또는 Q3와 Q4 사이의 노드에서의 전압이다.
VTC 곡선의 모양은 NVM 셀 임계전압과 부하에 대한 NVM 셀 구동 전류에 종속한다. 일반적으로, 출력전압은, 대응하는 NMOS 트랜지스터의 제어 게이트(125)도 1)와 제어 게이트(325)(도 3)에 인가된 전압이 NVM 셀을 동작시키기 시작한 후 즉시, 상기 VTC 곡선의 상부에 대해 하이 레벨 전압으로부터 로우 레벨 전압으로 반전시키기 시작한다. 제어 게이트(225)(도 2)와 제어 게이트(325)(도 3)에 전압을 인가함으로써 대응하는 PMOS 트랜지스터를 오프시키는 것은 상기 VTC 곡선의 하부 의 근처에서 더욱 현저하다.
도 4에 도시된 바와 같이, 곡선의 기울기는 VTC 특성 곡선(401-1)에서 도시된 바와 같은 아주 경사가 급한 기울기로부터, 또한 하이 출력 전압으로부터 로우 출력 전압으로 상기 회로의 아주 급격한 전환을 보여주는 상당히 경사가 급한 기울기를 갖는 특성곡선(401-6)과 같은 곡선으로, 상기 NVM 셀과 직렬로 연결된 더 작은 부하를 나타내는 더욱 점진적인 기울기를 갖는 특성곡선(401-7)과 같은 곡선으로 변할 수 있다. VTC(401-1)와 VTC(401-6)을 발생시키는 것들 사이의 전압에 대해 전압 전달 특성을 보여주는 곡선들은 도면을 복잡하게 하는 것을 피하기 위해 번호가 부여되지 않았지만 401-2 내지 401-5가 된다는 것을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 곡선(401-2 내지 401-5)들은 NVM 셀 내의 MOS 트랜지스터와 직렬로 연결된 부하의 특성에 따라서 상이한 기울기를 가진다. 일반적으로, 상기 부하 저항이 클수록, 전압 변환은 더 급격하다. 또한, MOS 트랜지스터를 통과하는 구동전류가 클수록, 상기 전압 변환이 더 급격하다.
온 상태 후 NVM 셀의 제어 게이트에 인가된 전압에 대한 전류 응답은 제어 게이트에 인가된 전압과 상기 NVM 셀의 임계전압 사이의 전압 차이에 완전히 종속한다. 분명히, MOSFET의 구동전류는 선형영역에서
Id = k[(Vg-Vth) x Vds - 1/2Vds 2]
이고, 포화영역에서
Id = k/2(Vg-Vth)2 x (1+λVds)
이다.
수학식 (1) 및 (2)에서, k는 상수이고, Vg는 제어 게이트에 인가된 전압이고, Vth는 NVM 메모리 셀 내의 MOSFET의 임계전압이고, Vds는 드레인-소스간 전압이고, λ는 채널 길이 변조 파라미터이다. 상기 구동전류는 항상 (Vg-Vth)의 함수이다.
상기 NVM 셀에서, 임계전압은 다음 식으로 주어진다.
Vthnvm = Vtho - Qf/Cc
여기서 Vth0는 플로팅 게이트에 저장된 전하가 없는 NVM 셀에서 MOSFET에 대한 임계전압이고, Qf는 플로팅 게이트에 저장된 전하(전자에 대해서는 음전하, 정공 (hole)에 대해서는 양전하)이고, Cc는 제어 게이트와 플로팅 게이트 사이의 정전용량이다. 비휘발성 메모리 셀로부터의 전기적인 응답은 항상 (Vg - Vthnvm)의 함수이다. 플로팅 게이트의 상이한 전하에 의해 상이한 임계전압이 발생하기 때문에, 상기 비휘발성 메모리 셀의 제어 게이트에 공급된 전압에 대한 전기적인 응답은 항상 -Qf/Cc에 의해 시프트된다. 그러므로, 상이한 임계전압을 갖는 NVM 셀에 대한 VTC 곡선은 항상 입력전압 축을 따라 -Qf/Cc에 의해 평행 시프트된다. 만일 플로팅 게이트가 양의 임계전압 시프트를 발생시키는 전자 전하(음의)를 저장했다면, 상기 VTC 곡선은 NVM의 초기 임계전압에 의한 곡선으로부터 오른쪽으로 시프트한다. 플로팅 게이트에 저장된 양의 전하(정공)은 초기 임계전압에 의한 곡선으로부터 왼쪽으로 상기 VTC 곡선을 시프트한다.
도 5는 NVM셀과 관련된 MOS 트랜지스터에 대한 상이한 임계전압(Vthi)과 관련된 평행 VTC 곡선을 절단하는 수평선에 의해 표시된 동일한 출력전압(Vout)에서, 대응하는 출력전압을 기준전압(Vref)으로 하는 입력 게이트전압(Vgi)이 상기 NVM 임계전압에 1대1 대응하는 것을 도시한다. 플로팅 게이트에 전하(Qfi)를 갖는 임계전압(Vthi)은 플로팅 게이트에 전하가 없는 임계전압(Vth0)에 수학식 5에 의해 관련된다.
Vthi = Vth0 - Qfi/Cc
식 5에서, Cc는 제어 게이트와 플로팅 게이트 사이의 정전용량이다. 플로팅 게이트(예를 들면, 124(도 1), 224(도 2), 324(도 3))의 전하(Qfi)는 N개의 상이한 가능한 임계값들 중 특정한 값에 대응한다. 따라서, 임계전압(Vthi)에 대응하는데 필요한 전하(Qfi)의 양은 수학식 5에 의해 계산될 수 있다.
도 6a는 프로그래밍 후 임계전압 레벨(Vthi)에 대해서 NVM 셀에 대한 임계전압 분포를 도시한다. 도 6a에 도시된 바와 같이, 이 임계전압 분포는 Vgi에서 게이트 전압 분포(점선)로 유일하게 변환될 수 있으며 출력전압은 기준전압(Vref)과 일치한다. 여기서 Vgi는 도 1 내지 3에서 도시된 바와 같이 NVM 메모리 셀의 MOSFET의 제어 게이트(125(도 1), 225(도 2), 또는 325(도 3))에 인가된 전압이다. 상기 변환은 Vthi 근처에 임계전압 분포를 갖는 VTC 곡선들에 의해 수평선(Vref)을 인터셉트(intercept)함으로써 상기 임계전압 분포를 Vthi로부터 Vgi로 매핑하여 행해진다.
분포(601-1)는 기준전압(Vref)와 출력전압이 일치하는 플롯(plot)(601-1a)에 의해 그 분포가 도시된 게이트 전압(Vg0)에 대응하는 프로그래밍 후의 임계전압 레벨(Vth0)에서 임계전압 분포를 나타낸다. 곡선(601-1a 내지 601-16a)과 같은 점선들로 이루어진 곡선들은 임계전압 분포(Vth0 내지 Vth15)(실선 601-1 내지 601-16)으로 도시됨)에 대해서 기준전압(Vref)과 일치하는 출력전압을 얻기 위한 인가 게이트 전압(Vg0 내지Vg15)에 대한 분포를 나타낸다.
Vthi와 Vgi 사이에 일대일 대응을 갖기 때문에, 도 6a에서 임계전압 분포(실선)를 생략할 수 있고 도 6a에 도시된 대응하는 게이트 전압 분포(점선)를 유지할 수 있으며 임계전압(Vthi)과 관련된 Vgi에서 VTC 특성(602-i)을 도 6b에 추가할 수 있다. 도 6b에 도시된 바와 같이, 만일 NVM 셀의 제어 게이트에 인가되는 계단전압(V0 내지 V15)가, Vgi에서 전체 대응하는 게이트 전압 분포(점선)가 i=0, 1, 2, ...,15 각각에 대해서 계단전압(Vi -1 내지 Vi) 사이에 있도록 선택된다면, 상기 인가된 제어 게이트 전압이 Vi -1에서 Vi로 증가할 때 임계전압 레벨(Vthi)에서 임계전압 분포를 갖는 전체 MOSFET 메모리 셀들에 대한 출력전압 응답은 기준전압(Vref)보다 큰 것으로부터 작은 것으로 반전된다. 따라서 도 1, 2, 3에서 비교기(107)로부터의 출력전압은 상기 인가된 제어 게이트 전압이 임계전압 Vthi에 대해서 Vi -1로부터 Vi로 증가할 때 값이 변한다. 도 6b에 도시된 바와 같이, 게이트 전압(Vgi)의 전아분포는 Vi -1과 Vi에 대응하는 리드선/버스(112)의 출력전압 사이에서 피크가 될 필요가 있다. 프로그래밍 후 NVM 셀에서 특정 임계전압 레벨(Vthi)에 대한 임계전압 분포는 이 레벨에서 피크가 되어야 한다. DAC(104)(도 1, 2, 3)의 입력 리드선에서 다수의 비트들은 이 임계전압 레벨을 표시하기 위해 상호 관련될 수 있다.
비교기 논리 회로(107)를 구동하기 위한 전형적인 VTC에 대한 최대 인버터 이득을 얻기 위해, 비교기(107)의 입력단자(119)에 인가된 기준전압은 상기 VTC의 미분의 최대 절대값에 대응하는 전압으로 설정될 수 있다. 이것은 상기 비교기와 감지회로가 상기 NVM 셀의 임계전압 레벨에 관계없이 NVM 셀의 가장 민감한 영역에 서 항상 동작하는 것을 보장한다. 따라서, 이와 같은 셀들의 어레이에서, 모든 NVM 셀들은 각각의 임계전압 레벨에 관계없이 각자의 가장 민감한 영역에서 동작하도록 설정될 것이다.
제어 게이트(125(도 1), 225(도 2), 325(도 3))에 대한 스캐닝 입력 전압들은 또한 도 7a에 도시된 바와 같이 수평축을 따라 전체 영역으로 확대될 수 있다. 이 점을 도시하기 위해, 동일한 형태의 전류부하를 갖는 NVM 셀에 고정 전압(Vgfix)이 인가되는 것으로 가정한다. 출력 응답 전압을 얻기 위해, 상기 VTC 곡선은 수직선(Vgfix)과 교차할 필요가 있다. 가능성이 가장 높은 출력전압은 Vdd 또는 그라운드 전압("축퇴성(degenerate)" 전압이라고 함)이다. 유일한 비축퇴성(non-degenerated) VTC 곡선은 윈도(△Vth) 내에 임계전압을 가진 것들이다. 상기 스캐닝 전압의 전체 영역에서 이 임계전압 윈도와 임계전압(Vthi)을 비교하면, 그 결과는 명백하다. 보통, 종래의 감지 및 판독 설계에서 더 넓은 임계전압 윈도우(△Vth)를 갖기 위해서는, 도 7b에 도시된 바와 같이 더 높은 고정 게이트 전압과 낮은 저항 부하가 바람직하다. 그러나, 더 높은 고정 게이트 전압과 저항 부하로부터의 더 높은 전류에 대한 절충(tradeoffs)은 데이터 유지, 쓰기-삭제 순환(cycling), 및 이웃 셀 교란과 관련된 신뢰성이다. NVM의 가장 민감한 영역에서 동작한다는 것은 더 많은 임계전압 레벨들이 종래기술에서보다 본 발명에서 분해될 수 있다는 것을 의미한다.
도 7b에서, 일반적으로, 종래의 기법에서 고정된 게이트 전압을 가지고, NVM 메모리 셀의 트랜지스터를 차단영역이나 포화영역에서 동작하도록 함으로써 초래되는 응답 전압 저하를 방지하기 위해, NVM 셀의 MOSFET에 연결된 부하 또는 싱크는 상기 VTC 곡선의 절대적인 기울기 값을 줄이기 위해 낮은 임피던스로 보통 설계된다. 따라서, 그와 같은 곡선은 도 4의 덜 가파른 곡선(401-7)이나 도 7b에 도시된 덜 가파른 곡선에 대응할 것이다. 즉, 종래의 기술에서 저하를 방지하기 위한 설계 목표는 Vdd도 아니고 0도 아닌 출력 전압을 갖는 고정된 게이트 전압(Vgfix)에서 수직선을 인터셉트 하도록 더 넓은 영역의 평행 VTC 곡선을 갖는 것이다.
전류 미러 회로는 부하(싱크)와 메모리 셀 사이의 노드에서의 출력전압의 크기에 따라 부하와 메모리 셀을 통해 흐르는 전류를 증폭할 것이다. 이와 같은 전류 미러는 상기 셀의 작은 응답 전류를 증폭한다. 상기 증폭된 전류는 그 다음에 차동 증폭기에 입력되고 기준 전류와 비교된다. 상기 차동 증폭기는 그 다음에 상기 비교 결과를 전압 판정(즉, 비교기로부터 하이 또는 로우 출력 전압)으로 변환한다. 이러한 종래 기술과 비교하여, 본 발명은 추가로 증폭 기술을 단순화하고 단일 NVM 셀의 n 비트, 예를 들면 4, 저장하는 능력을 증가시킨다.
도 8은 도 1에 도시된 N-형 NVM 셀과 직렬로 사용될 수 있는 다양한 전류 부하를 도시한다. 도 8(a)에서, N-채널 MOSFET(Q4)는 출력 전압이 인출되는 노드(801-1)에 연결된 직렬 연결된 저항기(R1)를 갖는다.
도 8(b)에서, N-채널 MOSFET(Q6)는 그 제어 게이트의 리드선(802-2)에 입력 전압이 인가되고 N-형 포화 트랜지스터(Q5)에 직렬로 연결된다. 상기 출력 전압은 부하 트랜지스터(Q5)와 N-채널 MOSFET(Q6) 사이에 연결된 리드선(801-2)에서 다시 인출된다.
도 8(c)는 Vdd와 Q8 사이에 P-형 트랜지스터(Q7)가 직렬로 연결된 N-채널 MOSFET(Q8)를 도시한다. 출력전압은 트랜지스터(Q7)와 트랜지스터(Q8) 사이의 노드로부터 리드선(801-3)에서 인출된다.
도 8(d)는 N-형 선형 트랜지스터(Q9)와 직렬로 연결되어 부하를 제공하고 제어 게이트의 리드선(802-4)에 입력 전압이 인가되는 N-채널 MOSFET(Q10)를 도시한다.
도 8(e)는 P-채널 부하 MOSFET(Q11)와 직렬로 연결되어 선형영역에서 동작하며 그 제어 게이트의 리드선(802-5)에 입력전압이 인가되는 N-채널 MOSFET(Q12)를도시한다. 이 특정 구성으로부터의 출력 신호는 트랜지스터(Q11)과 트랜지스터(Q12) 사이의 노드에 연결된 리드선(801-5)에서 인출된다. 이 분야의 숙련자들은 다른 형태의 부하들이 본 발명의 다른 실시 형태에서 사용될 수 있고 도 8(a) 내지 8(e)에 도시된 구조의 변형들이 본 명세서의 실시 형태를 비추어보면 해당 기술분야에서 숙련자들에게 이해될 것이다.
도 9(a) 내지 9(e)는 상이한 형태의 부하를 가진 P-형 MOSFET NVM 셀을 사용하는 본 발명의 다양한 실시 형태를 도시한다.
도 9(a)는 저항성 부하(R2)와 직렬로 연결된 P-형 트랜지스터(Q14)를 도시한다. 이 구성으로부터의 출력은 트랜지스터(Q14)와 저항기(R2) 사이의 노드에 연결된 출력단자(901-1)에서 인출된다. 저항기(R2)의 다른 단자는 그라운드에 접속된 다. P-형 MOSFET(Q14)의 제어 게이트에 대한 입력 전압은 리드선(902-1)에 인가된다.
도 9(b)는 포화된 N-형 트랜지스터(Q16)가 부하로서 직렬 연결된 P-형 MOSFET(Q15)를 도시한다. 트랜지스터(Q16)의 소스는 그라운드에 연결되며 드레인은 이 구성에서 출력전압이 인출되는 출력 리드선(901-2)에 차례로 연결되는 노드에 연결된다. P-형 MOSFET(Q15)의 제어 게이트는 입력 리드선(902-2)의 전압에 의해 구동된다.
도 9(c)는 Vdd와 부하로서 연결된 P-형 포화된 MOSFET(Q18)의 소스 사이에 직렬로 연결된 P-형 MOSFET(Q17)를 도시한다. 이 구성으로부터의 출력은 Q17과 18 사이의 노드에 연결된 리드선(901-3)에서 인출된다. Q17의 제어 게이트는 입력 리드선(902-3)에서 전압을 수신한다. Q18의 드레인은 그라운드에 접속된다.
도 9(d)는 Vdd와 부하로서 기능하는 N-형 선형 트랜지스터(Q20)의 드레인 사이에 연결된 P-형 MOSFET(Q19)를 도시한다. 이 구성으로부터의 출력은 Q19와 Q20 사이의 노드에 연결된 리드선(901-4)에서 인출된다.
도 9(e)는 그라운드에 접속되는 P-채널 선형 트랜지스터(Q22)와 Vdd 사이에 직렬로 연결된 P-형 MOSFET(Q21)를 도시한다. P-채널 트랜지스터(Q22)의 소스는 P-형 MOSFET(Q21)의 드레인에 연결되는 출력 리드선(901-5)에 연결된다. 제어 게이트(Q21)는 입력 리드선(902-5)에서 입력전압을 수신한다.
도 9(a) 내지 9(e)에서 도시된 구조들은 Q14, Q15, Q17, Q19 또는 Q21과 같은 P-형 NVM 트랜지스터와 관련하여 동작하는 본 발명의 특정 실시 형태들을 도시 한다.
도 10은 직렬 연결된 P-형 MOSFET(Q23)와 N-형 MOSFET(Q24)로 구성된 상보형 MOSFET NVM 셀을 이용하는 본 발명의 일 실시 형태를 도시한다. 제어 게이트(1025)는 양 트랜지스터에 공통이고 입력 리드선(1002)의 전압에 의해 구동된다. 출력전압은 2개 트랜지스터(Q23, Q24)의 드레인 사이의 출력 리드선(1001)에서 인출된다. P-형 트랜지스터(Q23)의 소스는 Vdd에 연결되고 N-형 트랜지스터(Q24)의 소스는 그라운드에 접속된다. 양 트랜지스터에 공통인 플로팅 게이트(1024)는 선택된 전하를 저장할 수 있다.
도 11은 N-형 비휘발성 메모리 셀 MOSFET와 직렬로 연결되는 부하인 포화된 트랜지스터에 대한 전형적인 VTC 곡선을 도시한다. 상기 인가된 제어 게이트 전압이 NVM 임계전압(Vthnvm)보다 아래인 경우, 상기 NVM N-형 MOSFET는 차단모드에 있다. 상기 NVM셀 차단을 위한 출력전압은 포화 트랜지스터에 대해 Vdd-VthL이거나 기판 바이어스 효과때문에 N-형 트랜지스터에 대해 Vdd-VthL 이하이며, 여기서 VthL은 부하 트랜지스터 임계전압이다. VTC 곡선 과도영역의 기울기는 kn/kl의 제곱근의 음의 값으로 주어지며 여기서 kn은 캐리어 이동도(N-형 MOSFET에서는 전자이고 P-형 MOSFET에서는 정공(holes)임)에 폭과 길이의 비의 곱에 비례하고 kl은 부하 트랜지스터 전자 이동도와 폭과 길이의 비의 곱에 각각 비례한다. 더욱 가파른 기울기(더욱 큰 반전 이득)를 얻기 위해 상기 kn/kl 비가 증가될 수 있다. 이것은 보통 부하 트랜지스터의 폭과 길이의 비를 상하로 조정함으로써 용이하게 달성될 수 있다. 부하 트랜지스터의 폭과 길이의 비를 감소시키면 더욱 가파른 기울기가 주어지고 증가시키면 그 반대이다. 상기 비교기에 대한 기준전압은 기준전압 선(Vref) 위치에 의해 도 11에 도시된 바와 같이 VTC 과도 영역의 일정한 기울기로 선택될 수 있다.
NVM셀에서 사용된 MOSFET의 임계전압 레벨은 인가된 전압 스텝과 동등한 간격의 전압 레벨로 균일하게 분배된다. 응답 게이트 전압에서 기준 출력 전압(Vref)을 뺀 값은 모든 평행 VTC 곡선에 대해 상기 임계전압으로부터 항상 일정한 전압차이므로, 대응하는 제어 게이트 전압(Vgi)가 Vi -1과 Vi 사이의 전압 스텝의 중간에 있도록 임계전압 레벨(Vthi)을 프로그램할 수 있다. 제어 게이트에 인가된 전압(즉, "인가된 게이트 전압")이 Vi-1에서 Vi로 증가하면, 임계전압 레벨(Vthi)을 갖는 NVM 셀 MOSFET 인버터의 출력 전압은 기준전압보다 큰 출력전압에서 기준전압보다 작은 출력전압으로 이동할 것이다. 그 결과 상기 인버터 출력전압은 비교기(107)(도 1 및 3)의 출력전압이 상기 비교기의 상세한 설계에 따라 "하이"에서 "로우"로 또는 "로우"에서 "하이"로 변화시킨다. 비교기 출력 리드선(120)의 전압의 상태 변화는 데이터 버퍼 회로(101)의 리드선(121)(도 1 및 3)에 인가되어 데이터 출력 버퍼(102)로 하여금 비트 패턴 발생기(103)으로부터 데이터 출력 버퍼(102)를 거쳐 출력 리드선 또는 버스(112)로 상기 비트들을 제공하도록 한다. 상기 MOSFET NVM셀의 제어 게이트에 인가된 전압에 유일하게 대응하는 상기 데이터 버퍼 내의 다수의 비트들은 판독되는 상기 NVM 셀의 임계전압 레벨을 표시한다.
도 11에 도시된 인버터 곡선은 임계전압(Vthnvm)에 따라 Vin과 Vout 사이의 관계를 반영한다. 최대 임계전압은 물론 도 11의 횡좌표에 도시된 바와 같이 Vdd이지만 MOSFET가 오프일 때 출력전압은 기본적으로 Vdd-VthL이다. VthL은 부하 트랜지스터의 임계전압을 표시한다. MOSFET NVM의 제어 게이트에 인가된 게이트 전압이 증가하면서, 어느 시점에서 비휘발성 메모리 셀 MOSFET의 임계전압(Vthnvm)이 도달되고 비교기(107)(도 1)의 출력전압은 Vdd-Vthl에 의해 표시된 하이 레벨로부터 VTC 곡선(1101-1 내지 1101-4)에 의해 도시된 바와 같이 대략 그라운드로 떨어질 것이다. 트랜지스터(Q1(도 1))와 같은 N-채널 비휘발성 메모리 MOSFET와 관련될 수 있는 다양한 임계전압은 V0에서 Vdd에 걸쳐 변하는 횡좌표를 따라 도시된다.
도 12는 본 발명에 따른 4비트 R2R DAC(digital-to-analog converter)의 실시예를 도시한다. 이와 같은 디자인은 잘 알려져 있으며 도 1 내지 3의 DAC(104)로서 사용될 수 있다. 4개의 입력 비트(B0-B3)들은 입력 리드선(1206-1 내지 1206-4)를 통해 병렬로 각각 전송되어 통과 트랜지스터(Q25 내지 Q32)의 동작을 제어한다는 것을 주목해야 한다. 이들 통과 트랜지스터(4쌍의 병렬-접속된 트랜지스터로 구성되며, 각 쌍은 P-채널 트랜지스터와 N-채널 트랜지스터가 병렬로 연결되어 구성됨)들은 차동 증폭기(1203)의 입력 리드선(1208-1 내지 1208-2)에 전압이 인가되도록 잘 알려진 방식으로 연결되어 제어 게이트(125(도 1), 225(도 2), 및 325(도 3)에 전압을 인가하는데 사용되는 출력 전압을 출력 리드선(1205)에 공급한다. DAC의 출력 리드선(1205)에서의 출력 전압은 0 볼트에서 Vdd 볼트 범위이다. 각 전압 스텝은 Vdd/16으로 주어진다. 전형적으로 3.3 볼트인 Vdd에 대해서, 상기 전압 스텝은 206.25 mV이다. 그러므로, 임계전압 간격은 206.25 mV이다. 도 12에 도시된 바와 같이 DAC의 동작은 잘 알려져 있고 이것은 더 상세하게 설명되지 않을 것이다.
도 13은 단순한 디지털 패턴을 발생하는 4비트 가산기(adder)이다. 도 13에 도시된 디지털 패턴 발생기는 DAC(104)에 입력되는 비트들을 생성하기 위해 비트 패턴 발생기(103)(도 1)에서 사용될 수 있으며 대응하는 MOSFET의 플로팅 게이트에 저장된 정보와 일치하는 것이 발견된 경우, 출력 리드선/버스(112)(도 1, 2, 및 3)로 출력된다.
도 13에서, 초기 4비트 워드는 "0000"에서 시작한다. 클럭 사이클마다, 출력 비트는 이전 4개의 비트 워드에 "0001"을 가산함으로써 변할 것이다. 상기 출력 비트 패턴은 도 13의 오른쪽 테이블에 도시되어 있다. 도 13의 오른쪽의 테이블은 도 12의 B0 내지 B3으로써 DAC(104)(도 1, 2, 및 3)의 입력에 인가될 비트들을 개략적으로 도시한다.
도 14는 다수-비트 NVM NOR-형 m x n 어레이에 대한 하나의 실시 형태를 간략하게 도시한다. 도 14에 도시된 어레이 구조는 본 명세서의 설명에 비추어 당해 기술분야의 숙련자들에 의해 잘 이해될 것이다. 도 14에서, 워드 라인(1403-1 ~ 1403-m)들은 각각 BL1, BL2...BLn01, BLn과 같은 NVM 셀의 대응하는 행의 NVM 디바이스의 병렬-접속된 소스 전극으로부터 전류 경로를 제어한다. 트랜지스터(Q34-11 ~ Q34-nl)의 소스 전극은 라인(1404-1)에 연결되고 이것은 차례로 통과 트랜지스터(Q45-1)를 동작시킴으로써 그라운드에 연결 가능하다. 통과 트랜지스터(Q45-1)는 설계 고려사항에 따라 N-채널 또는 P-채널 디바이스가 될 수 있다. 비트 라인(1405-1 ~ 1405-n)은 한 칼럼 내의 트랜지스터들의 드레인을 비교기(107-1 ~ 107-n)의 대응하는 하나의 한 입력에 연결한다. 예를 들면, 비트 라인(1405-1)은 도 1의 리드선(118)에 대응한다. 이 리드선(1405-1)은 비교기(107-1)의 한 입력 단자에 연결된다. 비교기(107-1)의 다른 입력 단자는 도전성 리드선(1402)에 의해 기준 전압원에 연결된다.
비교기(107-1)의 출력단자(120-1)는 그 다음에 도 1에 도시된 데이터 출력 버퍼 제어기(101)에 대응하는 데이터 출력 버퍼 제어기(101-1)에 입력된다. 데이터 출력 버퍼 제어기(101)는 그 다음에 도 1 내지 3의 설명과 관련하여 상술한 바와 같이 동작하여 도 14에 도시된 복수의 데이터 출력 버퍼(102-1 ~ 102-n)의 대응하는 데이터 출력 버퍼(102-1)에 대응하는 출력 리드선(113-2 ~ 113-3)에 출력 신호를 제공한다. 그 다음에 비트 패턴 발생기(103)는 상기 비트 패턴을 데이터 출력 버퍼(102-1)에 제공하여 도 1 내지 3과 관련하여 상술된 바와 같이 대응하는 출력 리드선(112-1)의 신호로서 이 보정 비트 패턴이 출력되도록 한다.
도 14에서, 비트 라인(1405-1 ~ 1405-n)은 대응하는 N-채널 MOSFET(Q34)의 드레인 전극을 대응하는 비교기(107)의 적절한 입력 리드선에 연결한다.
예를 들면, 비트 라인(1405-1)은 대응하는 N-채널 MOSFET(Q34-11 ~ Q34-m1)의 드레인을 비교기(107-1)의 하나의 입력 단자에 연결하며, 여기서 m은 열의 개수를 나타낸다. 비교기(107-1)의 기준 단자는 리드선(1402)에 의해 Vref에 연결된다. 부하 트랜지스터(Q33-1)(포화된 N-채널 MOSFET)는 트랜지스터(Q34-11 ~ Q34-m1)의 각각에 직렬로 연결된다. 통과 트랜지스터(Q45-1 ~ Q45-m)의 대응하는 하나가 동작되어 대응하는 N-채널 MOSFET(Q34)의 플로팅 게이트에 저장된 값을 판독한다. 상기 구조는 그 다음에 도 1과 관련하여 상술된 바와 같이 동작한다. 도 14에 도시된 어레이 구조는 주소 부여가 가능한 셀 판독을 허용한다. 따라서 각 셀(Q34-11 ~ Q34-mn)은 상술한 방식으로 동일한 행의 모든 셀에서 선택적으로 주소를 부여하여 판독될 수 있다. 각 비교기(107-i)의 리드선(120)에서의 출력신호는 대응하는 데이터 출력 제어회로(101-i)를 동작시켜 비트 패턴 발생기(103)의 다수-비트들을 대응하는 데이터 버퍼(102-i)에 전달하여 상기 회로로부터 대응하는 출력 단자(112-i)에서 판독을 준비한다. 게이트(TG1-1 ~ TG1-m)는 한 번에 오직 하나의 선택된 행(1403-i)만을 동작시키며, 이에 의해 DAC(104)에 대한 용량성 부하를 감소시켜 판독 절차를 가속화한다.
도 15는 도 14의 NVM NOR 형 n x m 어레이가 어떻게 작동하는지를 보여 주는 파형을 도시한다. 다중-레벨 판독 동작을 보여주기 위해 예로서 단일 셀 당 4비트를 사용하면, 도 15에서, 맨 위쪽 라인은 데이터 출력 버퍼 제어기(101)로부터 데이터 출력 버퍼(102)로의 리드선(113-3)으로 가는 하이 레벨 수신 인에이블 신호 를 표시한다. 데이터 버퍼(102)는 맨 아래 라인에 도시된 바와 같이 널(null)로 미리-설정(pre-set) 된다. 상기 미리-설정된 신호는 데이터 출력 버퍼 제어기(101)의 단자(111)(도 1 내지 14)에 들어온다. 셀(Q34-11 ~ Q34-nl)(도 14)과 같은 한 행의 NVM 셀들은 통과 트랜지스터(Q45-1)의 게이트에 적절한 전압을 인가함으로써 그라운드에 접속된다. 사실상 도 14에 도시된 어레이의 모든 워드 라인(1403-1 ~ 1403-m)은 전송 게이트(TG1-1 ~ TG1-m)를 순차적이 아닌 동시에 동작시킴으로써 DAC의 출력 리드선에 접속될 수 있지만, 상기 DAC가 상기 게이트와 상기 연결된 워드 라인들을 신속하게 충전할 수 있다면 한 번에 단 하나의 통과 트랜지스터(Q45-i)만을 동작시켜 한 번에 하나의 행씩 판독된다. 두 번째 라인에 도시된 바와 같이 16 사이클의 클럭이 개시되어 비트 패턴 발생기(103)를 구동한다. 상기 비트 패턴 발생기는 전압 V0 내지 V15를 순차로 발생한다.
DAC(104)의 전압 출력 레벨은 3번째 라인에 도시되어 있다. 비교기(107)의 출력 전압 레벨이, 특정 N-채널 MOSFET(Q34-11)의 임계전압에 대응하는 DAC(104)로부터 판독되는 출력 전압에 응답하여, 세 번째 라인에 도시된 바와 같이 "하이" 이면, 비트 라인(1405-1)에 대응하는 데이터 출력 버퍼 제어회로(101-1)는 데이터 버퍼(102-1)로 하여금 비트 패턴 발생기(103)의 버스(114)로부터 4 비트를 수신하도록 한다. 이들 4 비트는 그 다음에 데이터 버퍼(102-1)로부터 출력 단자 또는 버스(112-1)를 통해 판독된다. 출력 단자(112-1)는 디지털 신호들이 판독될 수 있다면 4비트 채널이거나 또는 DAC가 데이터 출력 버퍼(102-1)의 일부라면 MOSFET NVM 메모리 셀(Q34-11)에 저장된 비트 패턴 발생기(114)로부터의 4비트의 값에 대응하는 아날로그 전압을 포함하는 단일 단자일 수 있다.
(도 15의 위로부터 다섯 번째 라인을 참조하라) 하이 상태인 데이터 버퍼 제어기의 신호에 응답하여, 1405-1과 같은 특정 비트 라인을 위한 데이터 버퍼가 채워진 후, 그 다음에 데이터 버퍼 제어회로(101-1)는 상기 채워진 데이터 버퍼(102-1)가 순차 클럭 사이클로 새로운 데이터를 얻을 수 없도록 한다. 도 15의 아래에서 세번 째 라인은 비트 패턴 발생기(103)로부터 4개의 비트를 수신하기 위한 데이터 버퍼(102-1)의 시간 윈도우를 도시한다. DAC 출력 전압의 16개 사이클 모두가 완료된 후, 데이터 버퍼(102-2 ~ 102-n)는 n비트 데이터의 4배로 채워진다. 따라서, 트랜지스터(Q34-11 ~ Q34-nl)와 같은 NVM MOSFET의 소정의 행은 DAC(104)로부터 16 단계의 DAC 출력 전압 동안에 판독된 값들을 가질 것이다. 그 다음에 데이터 출력 제어 버퍼(101)로부터 데이터 출력 버퍼(102-1 ~ 102-n)로 리드선(113-1)에 데이터 송신 신호는 버퍼(102-1 ~ 102-n)로부터 4 x n 비트의 데이터를 모두 송신한다. 이것은 도 14에 도시된 행(1403-1)에서 셀(Q34-11 ~ Q34-n1)과 같은 한 행의 다수-비트 NVM 셀에 대한 판독 동작을 완료한다. 당연히, 도 14에 도시된 MOSFET NVM 셀의 행들 각각은 판독 동작의 순서에서 동일한 방식으로 판독된다.
본 발명은 단일 EEPROM 셀 내에 정보를 다수-비트 저장을 효율적으로 달성한다. 커버리지의 확대를 위해서, 저장층이라는 용어는 다음의 청구항에서 유전체, 미세-입자, 또는 플로팅 게이트로 알려진 것, 또는 어떤 다른 적당한 재료들을 포함하여 전하(전자 또는 정공)를 보유하는 임의의 구조체를 포함하는 것으로 사용된 다. 상술한 내용을 기초로, 당해 기술분야의 숙련자라면 본 명세서에서 기술된 본 발명의 실시 형태들이 단지 설명을 위한 것이고 한정하고자 하는 것은 아니라는 것을 이해할 것이다. 본 발명의 다른 실시 형태들은 이러한 설명에 비추어보면 당해 기술분야의 숙련자들에게는 명백할 것이다.
본 발명에 의하면 단일 비휘발성 메모리 셀에 저장된 복수 비트 정보를 감지하여 판독하는 방법, 그 결과 구조체, 및 그러한 셀들의 어레이가 제공된다.

Claims (35)

  1. 비휘발성 메모리 장치에 있어서,
    N(1보다 큰 선택된 정수)개의 상이한 다수-비트 워드 중 하나를 나타내는 전하를 저장하는 저장층과, 제어 게이트를 포함하는 MOSFET;
    디지털 형태로 N 개의 상이한 전압 레벨을 나타내는 순차의 상기 N 개의 다수-비트 워드의 소스;
    상기 소스로부터 상기 N 개의 다수-비트 워드를 순차로 수신하고 상기 N 개의 다수-비트 워드에 대응하는 N 개의 상이한 전압 레벨을 상기 제어 게이트에 제공하는 디지털-아날로그 변환기(DAC: digital-to-analog converter);
    상기 N 개의 다수-비트 워드를 수신하는 출력 버퍼;
    상기 MOSFET의 상태를 나타내는 신호를 운반하는 출력선; 및
    상기 MOSFET의 상태를 나타내는 상기 신호의 변화에 반응하여, 상기 출력 버퍼에 신호를 공급함으로써 상기 출력 버퍼가 상기 MOSFET의 저장층에 저장된 전하에 의해 표시된 상기 다수-비트 워드의 값에 대응하는 신호를 출력하도록 하는 제어회로;
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 변환기로부터의 상기 N 개의 상이한 전압 레벨 각각은, 첫 번째 전압 레벨을 제외하고는, 상기 변환기로부터의 선행 전압 레벨로부터 선택된 증분만큼 값이 변화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 N은 4인 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 N은 8인 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 N은 16인 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 N은 2n이고, n은 2 이상의 정수인 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 MOSFET는 N-채널 MOSFET인 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 MOSFET는 P-채널 MOSFET인 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 MOSFET는 N-채널 MOSFET와 직렬로 연결된 P-채널 MOSFET에 의해 대체되어 CMOS 셀을 제공하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 P-채널 MOSFET와 상기 N-채널 MOSFET는 공통 제어 게이트와 공통 저장층을 공유하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제 9 항에 있어서,
    상기 P-채널 MOSFET는 공급전압과 N-채널 MOSFET의 드레인 사이에 연결되고 상기 N-채널 MOSFET는 상기 P-채널 MOSFET의 드레인과 그라운드 사이에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 출력선은 P-채널 MOSFET와 상기 N-채널 MOSFET 사이의 노드에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제 1 항에 있어서,
    상기 출력선의 신호의 변화를 검출하고 이에 대응하여 중간 신호를 생성하는 비교기를 포함하고,
    상기 변화는 상기 디지털-아날로그 변환기로부터 상기 제어 게이트에 인가된 전압과 상기 MOSFET의 임계전압 사이의 일치를 나타내는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. N 개의 가능한 값 중에서 특정한 다수-비트 값을 결정하는 방법에 있어서,
    상기 N은 비휘발성 메모리 셀의 MOSFET의 저장층에 저장된 2 이상의 정수이고,
    상기 MOSFET는 제어 게이트를 포함하며,
    상기 방법은,
    시간의 함수로 점증적으로 변하는 일련의 전압들을 상기 제어 게이트에 차례로 인가하는 단계;
    하나의 상태에서 또 하나의 상태로 변하는 상기 MOSFET에 대응하여 출력 신호의 변화를 검출함으로써 상기 MOSFET가 언제 하나의 상태에서 또 하나의 상태로 변하는지를 결정하기 위해 상기 MOSFET에 의해 제어된 출력선의 출력신호를 모니터링하는 단계;
    상기 저장층에 저장되어 있는 상기 N 개의 가능한 값들 중 특정한 하나를 식별하기 위해 상기 출력신호의 변화를 사용하는 단계;
    를 포함하는 것을 특징으로 하는 특정 다수-비트 값 결정 방법.
  15. 제 14 항에 있어서,
    상기 출력신호의 변화를 사용하는 단계는,
    상기 저장층에 저장되어 있는 특정한 값을 식별하기 위해 상기 출력신호의 상기 변화에 대응하여 상기 MOSFET의 제어 게이트에 인가되고 있는 전압을 사용하는 제어 회로에 상기 출력신호를 인가하는 단계를 포함하는 것을 특징으로 하는 특정 다수-비트 값 결정 방법.
  16. 제 15 항에 있어서,
    상기 N은 2n이고, n은 2 이상의 정수인 것을 특징으로 하는 특정 다수-비트 값 결정 방법.
  17. 제 14 항에 있어서,
    상기 제어 게이트에 일련의 전압을 차례로 인가하는 단계는,
    선행 2진 코드 워드로부터 선택된 양만큼 값이 변하는 일련의 2진 코드 워드를 발생시키는 단계;
    각각의 2진 코드 워드를 상기 차례로 디지털-아날로그 변환기와 버퍼에 인가하고, 상기 변환기는 각각의 2진 코드 워드에 대응하여 고유의 출력 신호를 생성하 는 단계;
    상기 변환기의 각각의 출력 신호를 저장층을 갖는 MOSFET의 제어 게이트에 인가하는 단계;
    상기 MOSFET로 하여금 하나의 상태에서 또 하나의 상태로 이행하도록 하는 특정 코드 워드를 검출하는 단계; 및
    상기 MOSFET의 동작 상태의 변화에 대응하여 상기 특정 코드 워드의 값을 출력 단자에 제공하는 단계;
    를 포함하는 것을 특징으로 하는 특정 다수-비트 값 결정 방법.
  18. 제 14 항에 있어서,
    상기 MOSFET는 소스영역, 드레인영역, 상기 소스영역과 상기 드레인영역 사이의 채널영역, 유전체로 분리되어 상기 채널영역의 상부에 있는 상기 제어 게이트, 및 상기 제어 게이트와 상기 채널 영역 사이의 상기 유전체에 형성되어 있는 상기 저장층을 포함하고,
    상기 저장층은 N 개의 상이한 다수-비트 워드들 중 임의의 하나를 나타내기 위해 N 개의 상이한 전하들 중 임의의 하나를 보유할 수 있는 것을 특징으로 하는 특정 다수-비트 값 결정 방법.
  19. 비휘발성 메모리 셀 내에 저장된 전하에 의해 표시된 특정 다수-비트 워드를 결정하는 장치에 있어서,
    상기 메모리 셀은, 소스영역, 드레인영역, 상기 소스영역과 상기 드레인영역 사이의 채널영역, 상기 채널영역 위에 있고 채널영역으로부터 유전체에 의해 분리된 제어 게이트, 및 상기 제어 게이트와 상기 채널영역 사이의 상기 유전체에 형성된 저장층을 포함하는 MOSFET를 구비하고, 상기 저장층은 선택된 수의 다수-비트 워드들 중 임의의 하나에 대응하는 전하를 보유할 수 있으며,
    상기 장치는,
    시간의 함수로 점증적으로 변하는 일련의 전압들을 차례로 상기 MOSFET의 제어 게이트에 인가하는 수단;
    상기 MOSFET가 언제 하나의 상태에서 또 하나의 상태로 변하는지를 결정하기 위해 상기 MOSFET에 의해 제어된 출력 전압을 모니터링하고 상기 변화에 대응하여 중간 신호를 생성하는 단계; 및
    상기 저장층에 저장되어 있는 특정 다수-비트 워드를 식별하기 위해, 상기 중간 신호에 대응하여, 상기 중간 신호의 생성시 상기 제어 게이트에 인가되고 있는 전압을 나타내는 신호가 외부 회로에 의해 사용될 수 있도록 하는 수단;
    을 포함하는 것을 특징으로 하는 특정 다수-비트 워드 결정 장치.
  20. 제 19 항에 있어서,
    상기 인가수단은,
    상기 선행 2진 코드 워드로부터 선택된 양만큼 값이 변하는 일련의 2진 코드 워드를 발생시키는 수단;
    각각의 2진 코드 워드를 상기 차례로 디지털-아날로그 변환기 및 버퍼로 보내는 수단; 및
    상기 디지털-아날로그 변환기로부터 상기 MOSFET의 상기 제어 게이트로 상기 2진 코드 워드의 각각에 대응하는 출력 신호를 보내는 수단;
    을 포함하는 것을 특징으로 하는 특정 다수-비트 워드 결정 장치.
  21. 제 19 항에 있어서,
    상기 모니터링 수단은,
    상기 MOSFET를 하나의 상태에서 또 하나의 상태로 이행시키는 상기 특정 다수-비트 워드를 검출하는 수단; 및
    상기 특정 다수-비트 워드의 값을 출력 단자에 제공하는 수단;
    을 포함하는 것을 특징으로 하는 특정 다수-비트 워드 결정 장치.
  22. 비휘발성 메모리 장치에 있어서,
    저장층과 제어 게이트를 포함하는 MOSFET;
    상기 제어 게이트에 2개 이상의 상이한 전압을 제공하도록 연결된 디지털-아날로그 변환기;
    상기 2개 이상의 상이한 전압을 나타내는 2개 이상의 디지털 다수-비트 워드의 소스;
    상기 2개 이상의 디지털 다수-비트 워드를 수신하는 출력 버퍼;
    상기 MOSFET와 직렬로 연결된 부하(load)로서, 부하와 상기 MOS 트랜지스터 사이에 노드를 제공하는 부하;
    상기 MOSFET의 문턱전압과 일치하는 상기 제어 게이트에 인가된 전압의 결과로서 상기 MOSFET의 턴온(turning on)을 나타내는 신호의 변화를 상기 노드에서 결정하는 비교기; 및
    상기 비교기의 출력 전압에서 상기 변화를 검출하는 제어회로를 포함하고,
    상기 제어회로는 상기 데이터 출력 버퍼에 신호를 제공함으로써 상기 시스템이 상기 제어 게이트에 인가된 제어 전압의 값을 출력하도록 하고, 상기 제어 전압은 상기 MOS 트랜지스터의 저장층에 저장된 다수-비트 데이터에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  23. 제 22 항에 있어서,
    상기 변환기로부터의 상기 2개 이상의 전압은 N 개의 전압 레벨을 포함하고, 상기 N은 2 이상의 정수인 것을 특징으로 하는 비휘발성 메모리 장치.
  24. 제 22 항에 있어서,
    상기 N은 8인 것을 특징으로 하는 비휘발성 메모리 장치.
  25. 제 22 항에 있어서,
    상기 N은 16인 것을 특징으로 하는 비휘발성 메모리 장치.
  26. 제 22 항에 있어서,
    상기 N은 2n이고, n은 2 이상의 정수인 것을 특징으로 하는 비휘발성 메모리 장치.
  27. 제 22 항에 있어서,
    상기 MOS 트랜지스터는 N-채널 MOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 장치.
  28. 제 22 항에 있어서,
    상기 MOS 트랜지스터는 P-채널 MOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 장치.
  29. 제 22 항에 있어서,
    상기 MOS 트랜지스터는 N-채널 MOS 트랜지스터와 직렬로 연결된 P-채널 MOS 트랜지스터로 대체되어 CMOS 셀을 제공하는 것을 특징으로 하는 비휘발성 메모리 장치.
  30. 제 29 항에 있어서,
    상기 P-채널 MOS 트랜지스터와 상기 N-채널 MOS 트랜지스터는 공통 제어 게이트를 공유하는 것을 특징으로 하는 비휘발성 메모리 장치.
  31. 제 30 항에 있어서,
    상기 P-채널 MOS 트랜지스터는 N-채널 MOS 트랜지스터의 드레인과 공급전압 사이에 연결되고 상기 N-채널 MOS 트랜지스터는 상기 P-채널 MOS 트랜지스터의 드레인과 그라운드 사이에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  32. 제 31 항에 있어서,
    상기 직렬로 연결된 P-채널 MOS 트랜지스터와 상기 N-채널 MOS 트랜지스터의 출력 전압은 상기 2개의 트랜지스터 사이의 노드에서 인출되는 것을 특징으로 하는 비휘발성 메모리 장치.
  33. 비휘발성 메모리 셀에 저장된 특정 다수-비트 값을 결정하는 방법에 있어서,
    소스영역, 드레인영역, 상기 소스영역과 드레인영역 사이의 채널영역, 밑에 있는 상기 채널영역으로부터 유전체에 의해 분리된 제어 게이트, 및 상기 제어 게이트와 상기 채널영역 사이의 상기 유전체에 형성되고 해당하는 개수의 다수-비트 값들 중 임의의 하나를 나타내는 선택된 상이한 수(N)의 전하들 중 임의의 하나를 보유하는 저장층을 포함하는 MOS 트랜지스터의 플로팅 게이트에 다수-비트 워드에 대응하는 선택된 전하를 저장하는 단계;
    시간의 함수로 점증적으로 변하는 일련의 전압들을 상기 제어 게이트에 차례로 인가하는 단계;
    상기 MOS 트랜지스터가 하나의 상태에서 또 하나의 상태로 언제 변하는지를 결정하기 위해 상기 MOS 트랜지스터의 출력 전압을 모니터링 하는 단계;
    상기 MOSFET가 하나의 상태에서 또 하나의 상태로 변하는 때에 출력 신호를 생성하는 단계; 및
    상기 MOS 트랜지스터의 상태를 변화시킨 제어 게이트에 인가되고 상기 저장층에 저장된 전하에 대응하는 전압을 출력 단자에 제공되도록 하는 제어회로에 상기 출력 신호를 인가하는 단계;
    를 포함하는 것을 특징으로 하는 특정 다수-비트 값 결정 방법.
  34. 제 33 항에 있어서,
    상기 N은 2n이고, n은 2 이상의 정수인 것을 특징으로 하는 특정 다수-비트 값 결정 방법.
  35. 제 33 항에 있어서,
    상기 제어 게이트에 일련의 전압들을 인가하는 상기 단계는,
    상기 선행 2진 코드 워드로부터 선택된 양만큼 값이 변하는 일련의 2진 코드 워드를 발생시키는 단계;
    상기 2진 코드 워드를 디지털-아날로그 변환기 및 버퍼에 인가하는 단계;
    상기 MOS 트랜지스터가 하나의 상태에서 또 하나의 상태로 이행하도록 하는 특정 코드 워드를 검출하는 단계; 및
    상기 MOS 트랜지스터의 동작 상태의 변화에 대응하여 출력 단자에 상기 코드 워드의 값을 제공하는 단계;
    를 포함하는 것을 특징으로 하는 특정 다수-비트 값 결정 방법.
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