KR100865587B1 - 판독 전압에서 공급 전압 변화를 보상하기 위해 공급 전압검출을 이용한 전압 부스트 회로 - Google Patents

Abstract

공급 조절 부스트 전압(470)을 생산하기 위한 플래시 메모리 어레이 시스템(600, 800) 및 방법(900, 1000)이 개시되며, 충전 펌프에 인가된 공급 전압 레벨의 측정으로부터의 하나 이상의 공급 레벨 검출 신호들(435)을 생성하는데 이용되는 공급 전압 레벨 검출 회로(410, 610, 810)(예를 들면, 아날로그 디지털 변환기, 디지털 온도계)에 공급 전압(415, 420)을 인가하는 것을 특징으로 하고, 이는 프로그래밍된 메모리 셀(260)의 판독 모드 동작을 위한 부스트 워드라인 전압(470)으로서 사용될 수 있으며, 공급 전압 레벨 검출 신호들(435)은 부스트 전압 보상 회로(440, 620, 820)에 인가되어 프로그래밍된 코어 셀들(260)의 플래시 메모리 어레이를 위해 조절 부스트 전압(470)을 생성하도록 기능하는 전압 부스트 회로(450)에 인가된 하나 이상의 부스트 전압 보상 신호들(445)을 생성한다. 따라서, 플래시 메모리 어레이의 워드 라인에 공급된 부스트 전압 회로(450)의 출력(470)에 전형적으로 반영된 V_CC 공급 전압 변화(380)를 위한 고속 보상 수단이 개시된다.

Description

판독 전압에서 공급 전압 변화를 보상하기 위해 공급 전압 검출을 이용한 전압 부스트 회로{A VOLTAGE BOOST CIRCUIT USING SUPPLY VOLTAGE DETECTION TO COMPENSATE FOR SUPPLY VOLTAGE VARIATIONS IN READ MODE VOLTAGES}

본 발명은 일반적으로는 메모리 시스템에 관한 것으로, 구체적으로는 전압 부스트 회로를 생산하기 위한 플래시 메모리 어레이 시스템 및 방법에 관한 것이며, 여기에서는 전압 검출 회로(예를 들면, 아날로그 디지털 변환기(analog to digital converter), 디지털 온도계(digital thermometer))가 반영된 고유의 V_CC 변동으로부터의 부스트 전압(boost voltage) 출력을 조절하기 위한 부스트 보상 회로와 함께 부스트 회로에 인가된 V_CC를 측정하는데 사용될 수 있다. 부스트 전압은 메모리 셀의 판독 모드 동작을 위한 워드라인에 인가될 수 있다.

플래시 그리고 다른 유형의 전기적 메모리 디바이스들은 개별적으로 데이터가 저장되어 데이터에 액세스를 제공하도록 된 수천 혹은 수백만 개의 메모리 셀로 구성된다. 전형적인 메모리 셀이 비트(bit)라 불리는 싱글 이진 정보 단위를 저장하며, 비트는 두 개의 가능한 상태 중 하나를 갖는다. 이 셀들은 통상적으로 8개의 셀로 구성된 바이트(bytes)와 같은 다중 셀 유닛(multiple cell unit)으로 구성되며, 16개 이상의 이러한 셀을 구비할 수 있는 워드가 일반적으로 8 배수(multiples of eight)로 구성된다. 이러한 메모리 디바이스 구조에의 데이터 저장은 종종 셀 프로그래밍이라 불리는 메모리 셀들의 개별 세트에 기입함으로써 실행된다. 셀로부터의 데이터 검색은 판독 동작으로 달성된다. 프로그래밍 및 판독 동작에 더하여, 메모리 디바이스의 셀 그룹들은 소거될 수 있으며, 그룹의 각 메모리 셀은 공지의 상태로 프로그래밍된다.

개별 셀들은 바이트들 혹은 워드들과 같은 개별적으로 어드레스 가능한 유닛 또는 그룹으로 구성되고, 이는 어드레스 디코딩 회로를 통해 판독, 프로그램 또는 소거를 위해 액세스됨으로써, 이러한 동작들은 특정 바이트 또는 워드 내의 셀상에서 수행될 수 있다. 개별 메모리 셀들은 전형적으로 데이터 비트를 저장하도록 된 반도체 구조로 이루어진다. 예를 들면, 많은 종래 메모리 셀들이 정보의 이진 단위가 유지될 수 있는 트랜지스터와 같은 금속 산화물 반도체(MOS) 디바이스를 구비한다. 메모리 디바이스는 이러한 바이트 또는 워드를 어드레스하기 위해 적절한 디코딩 및 그룹 선택 회로와, 원하는 동작을 성취하기 위해 동작되는 셀에 전압을 제공하기 위한 회로를 구비한다.

소거, 프로그램 및 판독 동작은 통상적으로 셀 MOS 디바이스의 어떤 단자에 적절한 전압을 인가함으로써 수행된다. 소거 또는 프로그램 동작에서, 전압은 전하가 메모리 셀에 저장되도록 인가된다. 판독 동작에서, 적절한 전압은 전류가 셀을 흐르게 하며, 이러한 전류의 양은 셀에 저장되는 데이터의 값을 나타낸다. 메모리 디바이스는 그 안에 저장된 데이터를 결정하기 위해 잔류 셀 전류를 감지하기 위한 적절한 회로를 구비하며, 그 다음 이는 메모리 디바이스가 채용되는 시스템의 다른 디바이스들에의 액세스를 위한 디바이스의 데이터 버스 단자들에 제공된다.

플래시 메모리는 재기록이 가능하고 전력 없이도 그 내용 유지가 가능한 전기적 메모리 매체의 한 유형이다. 플래시 메모리 디바이스는 일반적으로 100K에서 1MEG까지의 기록 사이클의 라이프 스팬(span)을 갖는다. 싱글 바이트가 소거될 수 있는 동적 임의 액세스 메모리(DRAM)와 정적 임의 액세스 메모리(SRAM)의 메모리 칩과 달리, 전형적으로 플래시 메모리는 고정된 멀티 비트 블록 또는 섹터 단위로 소거된다. 종래의 플래시 메모리는 싱글 비트의 정보가 각 플래시 메모리 셀에 저장되는 셀 구조에 구성된다. 이와 같은 싱글 비트 메모리 구조에서, 각 셀은 전형적으로 기판 또는 P웰에 소스, 드레인 및 채널과 채널을 덮는 적층 게이트 구조를 갖는 MOS 트랜지스터 구조를 갖는다. 적층 게이트는 P웰의 표면위에 형성된 얇은 게이트 유전체층(gate dielectric layer)(종종 터널 산화물(tunnel oxide)이라 칭함)을 더 구비한다. 적층 게이트는 터널 산화물위에 놓인 폴리실리콘 플로팅 게이트와 이 플로팅 게이트 위에 놓인 폴리간 유전체층(interpoly dielectric layer)을 또한 포함한다. 폴리간 유전체층은 종종 질화물 층을 사이에 갖는 두 산화물층을 갖는 산화물-질화물-산화물(oxide-nitride-oxide: ONO) 층과 같은 다층 절연체이다. 끝으로, 폴리실리콘 제어 게이트가 폴리간 유전체층 위에 놓인다.

제어 게이트는 전형적인 NOR 구조로 그러한 셀들의 섹터를 형성하기 위해 그러한 셀의 로우(row)와 관계된 워드라인에 연결된다. 또한, 셀의 드레인 영역은 도전 비트라인에 의해 모두 함께 연결된다. 셀의 채널은 적층 게이트 구조에 의해 채널에 형성된 전계를 따라 소스와 드레인 간에 전류를 도통시킨다. NOR 구조에서, 싱글 칼럼(column)내의 트랜지스터의 각 드레인 단자는 동일한 비트라인에 연결된다. 또한, 소정의 비트 라인에 관계된 각 플래시 셀은 다른 워드라인에 연결된 적층 게이트 단자를 가지며, 어레이의 모든 플래시 셀들은 공통 소스 단자에 연결된 그것들의 소스 단자를 갖는다. 동작중, 개별 플래시 셀들은 프로그래밍(기록), 판독 또는 소거 기능을 위한 주변 디코더(peripheral decoder)와 제어 회로를 이용하여 각각의 비트라인과 워드라인을 통해 어드레스된다.

이와 같은 싱글 비트 적층 게이트 플래시 메모리 셀은 제어 게이트에 비교적 높은 전압을 인가하고, 소스를 그라운드에 그리고 드레인을 소스 보다 높은 소정의 전위에 연결함으로써 프로그래밍된다. 터널 산화물에 걸친 결과적인 높은 전계가 "파울러-노르다임(Fowler-Nordheim)" 터널링이라 불리는 현상을 일으킨다. 이 과정 동안, 코어셀 채널 영역의 전자들은 게이트 산화물을 통해 플로팅 게이트로 터널링하여, 플로팅 게이트에 트래핑되는 바, 플로팅 게이트가 폴리간 유전체와 터널 산화물로 둘러싸여 있기 때문이다. 트래핑된 전자들의 결과로서, 셀의 임계 전압이 증가한다. 트래핑된 전자에 의해 생성된 셀의 임계 전압(그리고 그에 의한 채널 컨덕턴스)의 변동은 셀이 프로그래밍되도록 하는 것이다.

전형적인 싱글 비트 적층 게이트 플래시 메모리 셀을 소거하기 위하여, 비교적 높은 전압이 소스에 인가되고, 제어 게이트는 음의 전위로 유지되며, 드레인은 플로팅되게 된다. 이러한 조건 하에서, 강한 전계가 플로팅 게이트와 소스 사이의 터널 산화물에 걸쳐 형성된다. 플로팅 게이트에 트래핑되는 전자들은 흘러서 소스 영역 위에 놓인 플로팅 게이트의 부분에 밀집하고, 터널 산화물을 통한 파울러 노르다임 터널링에 의해 플로팅 게이트로부터 소스 영역으로 추출된다. 전자들이 플로팅 게이트로부터 제거되기 때문에, 셀이 소거된다.

판독 동작동안, 일정한 전압 바이어스가 셀 트랜지스터의 드레인을 통해 소스로 인가된다. 셀의 드레인은 비트라인이며, 이는 바이트 또는 워드 그룹의 다른 셀들의 드레인에 접속될 수 있다. 적층 게이트 메모리 셀의 드레인에서의 전압은 전형적으로 판독 동작 동안 0.5에서 1.0 볼트 사이로 제공된다. 그 다음, 전류가 드레인에서 소스로 흐르도록 하기 위해 전압이 메모리 셀 트랜지스터의 게이트(예를 들면, 워드 라인)에 인가된다. 판독 동작 게이트 전압은 전형적으로 프로그래밍 임계 전압(programmed threshold voltage: V_T)와 비프로그래밍 임계 전압(unprogrammed threshold voltage) 사이의 레벨로 인가된다. 결과적인 전류가 측정됨으로써, 셀에 저장된 데이터 값에 대하여 결정이 이루어 진다.

더욱 최근에, 듀얼 비트 플래시 메모리 셀이 소개되어, 싱글 메모리 셀에 2비트 정보의 저장이 가능하다. 듀얼 비트 메모리 셀을 판독하는데 요구되는 비트라인 전압은 듀얼 비트 셀의 물리적 구조 때문에 전형적으로 싱글 비트의 적층 게이트 구조 메모리 셀의 전압보다 높다. 예를 들면, 몇몇 듀얼 비트 메모리 셀 구조들은 판독 동작 중 이와 같은 셀의 비트라인 또는 드레인을 적절히 바이어싱하는데 1.5 내지 2.0 볼트를 필요로 한다. 메모리 셀의 비트라인 또는 드레인에 인가되는 전압은 메모리 디바이스 공급 전압(V_CC)으로부터 얻어지기 때문에, 더 새로운 듀얼 비트 메모리 셀을 판독하는데 요구되는 더 높은 비트라인 전압을 제공하기 위한 능력은 공급 전압이 낮은 비율의 레벨에 있거나 그 근처의 레벨에 있을 때 손상될 수 있다. 또한, 셀룰러 폰(cellular telephone), 랩탑 컴퓨터(laptop computer) 등과 같은 메모리 디바이스에 대한 저전력 이용은 이용 가능한 공급 전압을 더 감소시킬 수 있다.

종래 기술의 플래시 메모리 디바이스에서, 부스트된 전압 회로는 메모리 셀의 판독 모드 동작 동안, 부스트된 워드라인 전압을 인가한다. V_CC 변동은 전형적으로 판독 동작 동안 플래시 메모리 어레이의 워드라인에 공급되는 부스트 전압 회로의 출력에 반영된다. 이와 같은 부스트 회로로부터의 워드라인 전압의 변동은 셀의 프로그래밍 여부를 정확히 구별하기 위한 판독 모드 회로의 능력을 열화시킨다. 따라서, 부스트 전압 회로에 인가되는 V_CC 공급 전압의 변동에 대한 보상과 그리고 고속 부스트 전압 조절에 대한 보상 수단이 필요하다.

하기는 본 발명의 몇몇 양상의 기본적인 이해를 제공하기 위해 본 발명의 간단화된 개요를 나타낸다. 이 개요는 본 발명의 전체 범위에 걸친 개관이 아니다. 본 발명의 핵심 요소 또는 불가결한 요소를 정하거나, 본 발명의 범주의 설명을 의도하는 것이 아니다. 이것의 유일한 목적은 후에 기술되는 더 상세한 설명에 대한 서두로서 단순화된 형태로 본 발명의 몇몇 개념을 나타내기 위한 것이다.

전압 부스트 회로를 생산하기 위한 플래시 메모리 어레이 시스템 및 방법에 관한 본 발명에서, 전압 검출 회로(예를 들면 아날로그 디지털 변환기, 디지털 온도계)의 응용이 메모리 셀의 판독 모드 동작을 위한 부스트된 워드라인 전압을 생산하는데 사용될 수 있는 전압 부스트 회로에 인가된 V_CC의 값을 측정하는데 사용될 수 있다. V_CC 변동은 전형적으로 플래시 메모리 어레이의 워드라인에 공급되는 부스트 전압 회로의 출력에 반영된다. 전압 부스트 회로에 인가된 V_CC 공급의 변동을 보상함으로써, 부스트 전압은 조절되며, 그럼으로써 워드라인 상에 더 일정한 판독 전압이 가능케 한다.

본 발명의 일 양상에 따르면, 예를 들면 A/D 변환기를 이용하여 V_CC 공급 전압과 관계된 전압 값이 결정된다. 그 다음, 상기 결정된 전압값은 보상에 사용되고 또는 그렇지 않으면 전압 부스트 회로를 조정(adjust)한다. 예를 들면, V_CC 전압값을 나타내는 디지털 워드가 전압 부스트 회로내의 유효 캐패시턴스 값을 변화시키는데 사용되며, 그럼으로서 V_CC의 변동에 실질적으로 독립적인 출력 부스트 전압을 발생시킨다. 결과적으로, 본 발명은 포괄적으로는 예를 들면 부스트된 워드라인 전압과 같은 일정한 부스트 전압을 제공하며, 이는 V_CC의 변동에도 불구하고 플래시 메모리 셀의 정확한 판독을 돕는다.

본 발명의 양상들은 변동되는 공급 전압 인가에 채용되는 메모리 디바이스와 관련하여 싱글 비트 셀보다 높은 비트라인 판독 전압을 필요로하는 듀얼 비트 메모리 셀을 포함하는 디바이스에의 응용을 제공한다.

앞서 기술한 목적과 관련된 목적의 성취를 위해, 본 발명은 이하 충분히 기 술되고 청구항에서 구체적으로 지적된 특징들을 포함한다. 하기의 설명과 첨부된 도면들은 본 발명의 어떤 자세한 설명적인 실시예를 설명한다. 이 실시예들은 지시적이지만, 본 발명의 원칙이 채용되는 다양한 방식들 중 몇 개이다. 본 발명의 다른 목적, 이점 및 신규한 특징들은 도면과 관계하여 고려될 때 하기의 본 발명의 상세한 설명으로 부터 명백해질 것이다.

도 1은 메모리 디바이스의 예시적인 레이아웃을 개략적으로 도시하는 평면도이다.

도 2는 메모리 회로의 예시적인 코어부를 도시하는 개략적인 회로도이다.

도 3은 종래의 적층 게이트 메모리 셀의 부분적인 단면도이다.

도 4는 예시적인 종래 기술의 플래시 메모리 어레이의 다수의 코어 셀들의 프로그래밍된 셀 임계 전압 분포와 프로그래밍되지 않은 셀 임계 전압 분포와, 상기 분포 곡선사이의 전형적인 판독 마진(read margin)를 도시한 분포곡선이다.

도 5a는 메모리 셀 판독을 위한 예시적인 종래 기술의 전압 부스터 회로의 간단화된 걔략적인 도시이다.

도 5b는 예시적인 판독 모드 타이밍과 도 5a의 전압 부스터의 출력을 도시한 간단화된 타이밍도이다.

도 6은 본 발명의 다양한 양상들이 수행될 수 있는 예시적인 조절 전압 부스터 시스템을 도시한 시스템 레벨 기능 블록도이다.

도 7은 본 발명의 양상에 따른 예시적인 공급 전압 레벨 검출 회로의 개략도이다.

도 8은 본 발명의 또 다른 양상에 따른 예시적인 전압 부스트 보상 회로의 개략도이다.

도 9는 본 발명의 일 양상에 따른 예시적인 전압 부스터 회로의 등가 회로의 개략도이다.

도 10은 본 발명의 일 양상에 따른 공급 전압 보상에 대해 A/D 회로를 이용하는 예시적인 조절 전압 부스터 시스템의 간단화된 개략도이다.

도 11은 본 발명에 따른 예시적인 래치 회로를 도시하는 개략도이다.

도 12는 본 발명의 일 양상에 따른 분배기 체인을 트리밍하기 위한 두 세트의 예시적인 저항 금속 옵션과 함께, 공급 전압 보상에 A/D 변환기를 이용하는 예시적인 조절 전압 부스터 시스템의 간단화된 개략도이다.

도 13은 본 발명에 따른 전압 분배기 관계에 집합적인 네트워크 저항을 구비한 예시적인 비교기를 도시한 개략도이다.

도 14는 본 발명의 일 양상에 따른 조절된 부스트 동작 동안 예시적인 방법을 도시한 흐름도이다.

이제 본 발명은 도면을 참조하여 기술될 것이며, 도면 전체를 통해 같은 참조 번호는 같은 요소를 지칭하는데 사용된다. V_CC 변동에 실질적으로 독립적인(즉, 영향을 받지 않는) 부스트된 전압을 생성하기 위한 플래시 메모리 어레이 회로에 관한 것으로, 이는 메모리 셀의 판독 모드 동작 동안 부스트된 워드라인 전압으로서 사용될 수 있다. 본 발명은 공급 전압보다 큰 부스트 전압을 제공하는 전압 부스트 회로를 포함한다. V_CC 전력 공급 장치(power supply)는 부스트 동작 동안 전력을 공급하기 위해 전압 부스트 회로에 인가된다. 통상적으로 부스트 전압 회로의 출력에 반영되었던 V_CC 변동이 확인되고 이와 같은 변동에 대한 보상이 생성되고, 그럼으로써 V_CC의 변동에 실질적으로 영향을 받지 않는 판독 모드 동안 워드라인 전압이 생성된다.

본 발명의 예시적인 양상에 따르면, 이 시스템은 전압 검출 회로(예를 들면, 아날로그 디지털 변환기, 디지털 온도계)를 구비하며, 이는 전압 부스트 회로에 인가된 V_CC를 측정하는데 사용된다. 그 다음, 검출된 V_CC 값이 부스트 회로 출력 전압이 생성되는 방식으로 변화하기 위해 보상 회로에 채용된다. 전압 부스트 회로에 인가되는 V_CC 공급의 변동을 보상함으로써, 부스트 전압은 조절될 수 있으며, 더 안정적인 워드라인 판독 전압을 허용한다. 이것은 공급 전압이 변동되는 경우에도, 플래시 메모리의 관심 메모리 셀에 관하여 적절한 판독 동작을 허용한다.

본 발명의 또 다른 현저한 특징은 전형적인 전압 조절 회로의 저속 응답 시간(slow response time)의 제거에 관한 것이다. 피드백 또는 다른 유형의 조절 응답 지연은, 약 20ns 아래의 워드라인 상승 시간(word line rise times)이 요구되는 경우, 메모리 디바이스에서 주된 관심사이다. 본 발명의 발명자들은 보상 방법을 안출하였는바, 이 설계 기법은 그들 자신의 출력에 응답하기 위한 제어 회로 요소들을 기다리는 단계, 이 출력들을 그들의 입력 회로 요소들에 피드백하는 단계, 또 다른 출력들을 기다리는 단계, 그 다음 상호작용적인 방식으로 후속의 출력 및 입력들의 보정을 시도하는 단계로 된 사이클을 제어하는 장점을 갖는다.

본 발명의 예시적인 보상 방법에서, 공급 전압 검출 회로(예를 들면, 아날로그 디지털 변환기, 디지털 온도계)가 공급 전압 V_CC를 측정하는데 사용되며, 기준 전압 FV_REF에 관련된 "n"개의 비교 결과를 출력한다. 각 비교 결과는 부스트 전압 보상 회로를 통해 부스트 전압 회로에게 많은 보상 보정을 산출한다. 따라서, 피드백 시간은 이 방법에서 필요치 않다. V_CC 샘플이 취해지고 몇개의 비교 출력이 출력된 경우, 대응하는 수의 부스트 캐패시터가 V_CC 값과 관련하여 부스트 회로에 부가된다. 따라서, 부스트 회로 출력 V_BOOST에 제공되는 보상의 양은 원하는 전압 검출의 횟수 및 보상 요소에 근거하여 상호적인 방식으로 V_CC로 조절된다. 원하는 보상에 대한 해상도(resolution)는, 예를 들어 A/D 변환기를 8비트에서 16 비트 A/D 변환기로 변경시킴으로써 부스트된 전압 용도의 구체적인 요건들에 맞도록 조정될 수 있다.

본 발명의 또 다른 양상에서, 전압 검출 요소 자체 또한 가중될 수 있으며(예를 들면, 고르게(venly) 이진적으로(binarly), 지수적으로(exponentially)), 또는 필요에 따라 그들의 각 부스트 보상 회로의 가중과 함께 전압 검줄 범위에 걸쳐 임의의 다른 적절한 방식으로 가중될 수 있다. 이는 그들이 대응하는 부스트 보상 회로의 콘덴서를 소망의 방법으로 가중시키는 것에 의해 행해진다.

먼저 종래 기술 도 1 및 도 2를 참조하면, 반도체 메모리 디바이스는 전형적으로 기판의 위 또는 내에 형성된 다수의 개별 소자들을 구비한다. 이와 같은 디바이스들은 종종 고밀도 섹션과 저밀도 섹션을 포함한다. 예를 들면, 종래 기술 도 1에 도시된 바와 같이, 플래시 메모리(10)와 같은 메모리 디바이스가 하나의 기판(16) 위에 하나 이상의 고밀도 코어 영역들(high density core region)(12)과 저밀도 주변부(low density peripheral portion)(14)로 이루어진다. 고밀도 코어 영역(12)은 전형적으로 개별적으로 어드레스 가능한 실질적으로 서로 동일한 메모리 셀들의 적어도 하나의 M×N 어레이를 구비하며, 저밀도 주변부(14)는 전형적으로 입/출력(I/O) 회로와 개별 셀을 선택적으로 어드레스하기 위한 회로(프로그래밍, 판독 또는 소거와 같은 셀의 지정된 동작을 가능하게 하도록 소스, 게이트 및 드레인을 소정의 전압 또는 임피던스에 연결시키기 위한 디코더와 같은 회로)를 구비한다.

코어 영역(12) 내의 메모리 셀들은 도 2에 도시된 NOR 구조와 같은 회로 구조에 함께 연결된다. 각 메모리 셀(20)은 드레인(22), 소스(24) 및 적층 게이트(26)를 가지며, 하나 이상의 셀의 드레인들은 공통 비트라인에 연결된다. 각 적층 게이트(26)는 워드라인(WL₀, WL₁,..., WL_N)에 연결되며, 각 드레인(22)은 비트라인(BL₀, BL₁,..., BL_N)에 연결된다. 마지막으로, 각 소스(24)는 공통 소스 라인 CS에 연결된다. 주변 디코더 및 제어 회로(미도시)를 이용하면, 각 메모리 셀(20)은 종래 공지된 방식으로 프로그래밍 기능 또는 판독 기능을 위해 어드레스될 수 있다.

도 3은 도 1 및 도 2의 코어 영역(12)의 전형적인 메모리 셀(20)의 단면도를 제공한다. 이와 같은 메모리 셀(20)은 전형적으로 기판(30)에 소스(24), 드레인(22) 및 채널(28)과, 채널(28)을 덮는 적층 게이트 구조(26)를 구비한다. 적층 게이트(26)는 기판(30)의 표면 위에 형성된 얇은 게이트 유전층(32)(통상적으로 터널 산화물이라 지칭)을 포함한다. 터널 산화물층(32)은 실리콘 기판(30)의 상면의 일부를 코팅하고, 채널(28) 바로 위의 다른 층들의 어레이를 지지하도록 작용한다. 적층 게이트(26)는 터널 산화물(32) 위를 덮는 플로팅 게이트(38)로서 작용하는 도핑된 다결정 실리콘(폴리실리콘 또는 폴리Ⅰ)층과 같은 최하부의 또는 제 1의 하부막층(38)을 구비한다. 주목할 사항으로, 상기 설명된 트랜지스터(20)의 다양한 부분은 도 3에서 축척(scale)하기 위해 도시된 것이 아니고, 설명의 편의를 위해 그리고 디바이스 동작의 이해를 돕기 위해 도시된 것이다.

폴리 Ⅰ층(38)위에 폴리간 유전체층(interpoly dielectric layer)(40)이 있다. 폴리간 유전체층(40)은 종종 질화물층을 사이에 끼고 있는 두 개의 산화물층을 갖는 산화물-질화물 산화물(ONO)층과 같은 다층 절연체이며, 또는 대안적으로는 탄탈륨 펜톡사이드(tantalum pentoxide)와 같은 또 다른 유전체층도 될 수 있다. 마지막으로, ONO층(40)을 덮는 폴리실리콘 제어 게이트로 작용하는 적층 게이트(26)는 상부 또는 제 2 폴리실리콘층(폴리Ⅱ)(44)을 구비한다. 소정의 로우로 형성된 각각의 셀들(20)의 제어 게이트(44)는 셀들의 로우와 관계된 공통 워드라인(WL)을 공유한다(예를 들아, 도 2 참조). 또한, 상기 설명한 바와 같이, 수직의 칼럼의 각 셀들의 드레인 영역(22)은 도전성 비트라인(BL)에 의해 함께 연결된다. 셀(20)의 채널(28)은 적층 게이트 구조(26)에 의해 채널(28)에 형성된 전계에 따라 소스(24)와 드레인(22)간에 전류를 통한다.

메모리 셀(20)은 드레인(22)근처의 채널(28)에서 "핫(hot)"(고에너지) 전자를 발생시키기 위해 비교적 높은 게이트 전압 V_G을 제어 게이트(38)에 인가하고, 중위의 높은 드레인 전압 V_D을 드레인(22)에 인가함으로써 프로그래밍 된다. 핫 전자들은 터널 산화물(28)을 거쳐 플로팅 게이트(34)로 가속되며, 이는 플로팅 게이트(38)에 트래핑되는 바, 플로팅 게이트(38)가 절연체들(폴리간 유전체(40)와 터널 산화물(32))들로 둘려싸여있기 때문이다. 전자들이 트래핑된 결과로서, 메모리 셀(20)의 임계 전압(V_T)이 증가한다. 트래핑된 전자들에 의해 생성되는 메모리 셀(20)의 임계 전압의 변화(그리고 이에 의한 채널 컨덕턴스의 변화)가 메모리 셀(20)이 프로그래밍 되도록 하는 것이다.

메모리 셀(20)을 판독하기 위하여, 프로그래밍되지 않은 메모리 셀의 임계 전압보다는 높지만 프로그래밍된 메모리 셀의 임계 전압보다는 낮은 소정의 게이트 전압이 제어 게이트(44)에 인가된다. 만약 메모리 셀(20)이 도통한다면(예를 들면, 셀의 감지 전류가 최소치를 초과하면), 메모리 셀(20)은 프로그래밍 되지 않은 것이다(메모리 셀(20)은 따라서 제 1 논리 상태, 예를 들면 "1"이다). 반대로, 만약 메모리 셀(20)이 도통하지 않는다면(예를 들면 셀을 통한 전류가 임계치를 초과하지 않는다면), 메모리 셀(20)은 프로그래밍되지 않은 것이다(메모리 셀(20)은 따라서 제 2 논리 상태 예를 들면 "0"이다). 따라서, 각 메모리 셀(20)은 프로그래밍되었는지 여부를 결정하기 위해(그리고 이에 따라 메모리 셀(20)의 논리 상태를 결정하기 위해) 판독될 수 있다.

메모리 셀(20)을 소거하기 위하여, 비교적 높은 소스 전압 V_S가 소스(24)에 인가되고, 제어 게이트(44)는 음전위(V_G<0 volts)로 유지되며, 드레인(22)은 플로팅 전위로 된다. 이러한 조건하에서, 강한 전계가 플로팅 게이트(38)와 소스 영역(24) 사이의 터널 산화물(32)에 걸쳐 형성된다. 플로팅 게이트(38)에 트래핑된 전자들은 흘러 소스 영역(24)을 덮는 플로팅 게이트(38)부에 밀집하며, 터널 산화물(32)을 통해 터널링함으로써 플로팅 게이트(38)로부터 소스 영역(22)으로 추출된다. 결과적으로, 전자들이 플로팅 게이트(38)로부터 제거되므로, 메모리 셀(20)이 소거된다.

따라서, 메모리 디바이스(10)와 관계된 여러 동작(예를 들면, 프로그램, 소거, 판독)을 실행하기 위해, 메모리 디바이스(10)의 셀들(20)의 여러 단자들(예를 들어, 소스, 드레인, 게이트)에 인가되어야 함이 보여진다. 그러나, 전술된 바와 같이, 인가된 전압은 여태까지는 디바이스(10)가 연결된 전원 전압으로부터 얻어졌다. 그러나, 이와 같은 공급 전압이 그러한 동작들을 실행하는데 필요한 전압을 공급할 만큼 충분히 높지 않을 경우, 디바이스(10)는 어떤 시스템에서 동작하지 않거나 적용되지 않게 될 수 있다. 이 상태는 예를 들면 공급 전압이 낮을 수 있는 휴대용 디바이스 응용에서 메모리 디바이스(10)의 저전력 응용을 가져올 수 있다. 대안적으로는, 메모리 디바이스의 메모리 셀들은 판독 동작을 적절히 실행하기 위하여 개별 셀들의 드레인에 더 높은 비트라인 전압을 요구하는 듀얼 비트 구조를 포함할 수 있다. 따라서, 전압 부스팅 회로는 공급 전압이 적절한 판독 동작을 허용하기에 불충분한 경우에 비트라인 전압을 부스트하는데 요구된다. 또한, V_CC 공급 전압은 시간에 걸쳐 온도 또는 여러 부하의 적용과 함께 변화하기 때문에, 부스트 전압은 V_CC 변동을 반영할 것이다. 본 발명은 전압 부스트와 전압 부스트 회로의 반영된 V_CC 변동에 대한 보상을 제공하여, V_CC 변동에 실질적으로 독립적인 워드라인 부스트 전압을 가능하게 하여, 판독 동작에서 더 큰 신뢰도를 제공함으로써 이러한 문제들을 극복 또는 최소화한다.

도 4는 비프로그래밍(250) 및 프로그래밍(260) 셀 임계전압의 넓게 분리된 분포(200)에 대한 요구를 도시한다. 판독 모드 동작에서, 판독 모드 워드라인 전압(230)은 판독 마진(240)의 선택된 중간쯤에 있다. 그 다음, 이 워드라인 전압(230)은 특정한 워드라인에 대해 인가되어, 목적 플래시 셀이 도통되었는지 여부를 보아서, 셀 임계 전압이 워드 라인 전압보다 커서 셀이 프로그래밍되는지, 아니면 워드라인 전압보다 작아서 셀이 프로그래밍되지 않는지에 관해서 결정을 제공한다.

이 분석을 위해 셀에 인가된 부스트된 워드라인 전압이 V_CC 공급과 함께 변화를 격는다면, 셀이 프로그래밍되었는지 여부에 관한 결정은 불확실성에 놓여질 것인 바, 이는 워드 라인 전압이 도 4의 판독 마진(240)을 넘기 때문이다. 셀 판독 모드 결정에 추가적인 불확실성을 더하면, 전압 부스트 회로 전압의 부스트된 전압에 인가된 기준 전압은 또한 전술된 바와 같이 V_CC 공급 변화의 몇몇 함수를 반영할 것이다. 따라서, 본 발명의 부가적인 양상은 기준 전압과 부스트 전압의 조절과 보상을 제공한다.

도 5a는 메모리 셀 판독 동작중 워드라인에 전압을 공급하기 위한 종래 기술의 전압 부스터 회로(300)를 도시한다. ATD 시간 기간(ATD time period)(360) 동안, 부스트(BOOST) 신호(312)가 로우가 되고, 고전압 인버터(327)로 생성되는 BOOSTHV 신호가 하이가 된다. 고전압 인버터(327) 상의 V_BOOST 전위(325)가 예를 들면 n-mos 트랜지스터(330)의 포화 도통(saturated conduction)을 발생시키며, 이에 의해 V_CC가 트랜지스터(330)를 통해 실질적으로 도통하여 부스트 캐패시터 C_B(320)와 부하 캐패시터(load capacitor) C_L(340)를 V_CC까지 앞서 충전시키고, BOOST 단자(315)는 접지에 유지된다. ATD 시간 기간의 끝에, BOOST 신호(312)는 하이로 됨으로써 트랜지스터(330)가 턴 오프되도록 하며, BOOST 단자(315)는 접지에서 V_CC로 스위칭된다. 따라서, 부스트 캐패시터 상의 충전 전압은 이제 C_B와 C_L간에 전하를 공유하도록 V_CC 전압에 더해져서, V_CC 보다 크고 V_CC 의 두 배 보다는 작은 새로운 전압이 V_BOOST 단자(310)에 생성된다. 실제 V_BOOST 단자(310) 전압은 아래와 같이 계산될 수 있다.

Q=CV 로부터,

따라서, Q_B=C_BV_CC 와 Q_L=C_LV_CC

V_BOOST가 안정된 다음, 총 전하는,

Q_TOTAL(최종)=Q_TOTAL(초기)

Q_TOTAL(최종)=(V_BOOST-V_CC)C_B+V_BOOSTC_L

따라서,

(V_BOOST-V_CC)C_B+V_BOOSTC_L=(C_B+C_L )V_CC

V_BOOST에 대해 풀면, V_BOOST=((2C_B+C_L)/(C_B+C_L))V_CC

간단한 예로서, C_B=C_L=C 인 경우,

V_BOOST=(3C/2C)V_CC

V_BOOST=(3/2)V_CC

따라서, 직관적으로, V_BOOST가 종래 기술의 전압 부스터에 대해 V_CC 와 2V_CC 사이의 중간 전압을 야기할 것이라는 것을 증명한다. 그러나, 주목할 사항으로, V_BOOST는 V_CC 뿐 아니라, C_B 및 C_L의 함수이다. 따라서, V_CC가 변화함에 따라, 부스트 전압 출력 V_BOOST 또한 변화할 것이다. 상기 기술된 바와 같이, 이와 같은 V_BOOST의 변화는 바람직하지 않은 바, 그것들이 판독 오차를 일으킬 수 있기 때문이다.

도 5b는 도 5a의 예시적인 전압 부스터의 출력과 판독 모드 타이밍 동안 예시적인 타이밍도(350)를 도시한다. 도 5b의 타이밍도의 일 부분들은 종래 기술 도 5a의 동작을 기술하는데 이용될 것이며, 도 5b의 타이밍도의 다른 부분들은 도 6 및 하기의 본 발명에 따른 예시적인 시스템의 동작을 설명하기 위한 참조로서 이용될 것이다.

도 5b의 시간 t₀(355)에서, 액세스 전이 기간(Access Transition Period: ATD)(360)이, V_BOOST 충전 곡선(365)을 따라 도시된, 접지된 부스트 캐패시터(320)와 부하 캐패시터 C_L(340)의 선행 충전(precharge)이 약 0볼트에서 약 V_CC로 발생하는 동안, 약 15 내지 20ns 동안 하이로 된다. 시간 t₁(356)에서, ATD가 다시 로우로 되며, BOOST 단자들(312, 315)은 V_CC로 스위칭되고, 부스트 캐패시터 C_B(320)가 부하 캐패시터 C_L(340)과 그 전하와 V_CC 공급 전압의 합을 나누도록 하여, V_BOOST 충전 곡선(370)을 따라 도시되는 C_B와 C_L 모두의 전하가 V_CC 에서 약 4.5볼트까지 나뉜다. 공급 전압 V_CC가 약 1.2볼트 만큼 변화할 수 있기 때문에, V_BOOST는 참조번호 380에 보인 바와 같이 약 1.2볼트 만큼 변화할 것이며, 참조번호 310의 V_BOOST를 참조번호 310에 기호화된 바와 같이 V_CC의 함수가 되도록 한다. LATCH_EN 타이밍(375)은 후에 본 발명의 A/D 함수와 관련하여 더욱 구체적으로 기술될 것이며, 여러 비교기들의 출력은 안정한 출력 전압을 확보할 수 있도록 래치될 것이다. 예를 들면 t₁ 후의 약 10ns 내지 12ns의 시간 t₂(357)에서, LATCH_EN 타이밍(375)은 시작되어, A/D 변환기상에 나타나는 V_CC 측정 데이터가 A/D 변환기의 출력에 래치되는 부스트 동작의 끝까지 참조번호 359에서 시간 t₃를 통해 지속된다.

도 6은 본 발명의 다양한 양상이 수행될 수 있는 예시적인 조정된 전압 부스터 시스템(400)을 도시한 시스템 레벨 기능 블록도(system level functional block diagram)이다. 조절된 전압 부스터 시스템(400)은 V_CC(415)와 접지(420)를 아날로그 디지탈(A/D) 변환기(410)에 입력하여, 예를 들면 파형(426)으로 도시된 바와 같은 시간에 스위치 온 되는 독립 밴드-갭 기준 전압 회로(430)로부터의 기준 전압 FV_REF(425) 출력을 공급 전압 V_CC에 의해 설정된 하나 이상의 목표 공급 레벨에 비교함으로써, 공급 전압의 레벨을 샘플링하고 측정한다. A/D 변환기(410)는 보상을 생성하는(예를 들면, 기준 전압(425)에 의해 설정된 목표 공급 레벨에 관해 검출된 공급 레벨에 따라 V_CC 또는 접지 중 어느 하나에 대해 하나 이상의 부스트 보상 캐패시터 단자를 스위칭함으로써 생성한다) 전압 부스트 보상 회로(440)에 하나 이상의 전압 레벨 검출 신호(435)(이는 결정된 V_CC의 값을 반영한다)를 출력한다. ATD 시간 기간 동안, 전압 부스트 회로(450)는 타이밍 모드 신호 BOOSTHV(455)와 회로(440)로부터의 보상 데이터를 사용하여, 부스트의 양을 변화시키며, 그럼으로써 V_CC의 변화에 실질적으로 독립적인 출력 전압 VBOOST을 생성한다. 예를 들면, 회로(450)는 부스트 보상 캐패시터들을 부스트 캐패시터 또는 부하 캐패시터 중 하나와 병렬로 결합할 수 있다. 상기 예시적인 방식에서, 전압 부스트 회로(450)의 VBOOST 출력(470)은 최종 목표 레벨로 부스트된다.

판독 동작 동안 속도가 높은 우선권이기 때문에, 발명자들은 A/D 변환기를 이용하여 V_CC를 검출하여 개별적으로 V_CC를 측정하고 보상 캐패시터들을 충전하여 시간이 낭비되지 않는 본 발명의 ATD 신호 타이밍 간격의 이점을 또한 취하였다. 따라서, ATD 타이밍은 부스트 캐패시터와 부하 캐패시터를 충전하는데 사용되고, V_CC 값을 검출하는데에도 사용된다.

도 7은 예시적인 공급 전압 레벨 검출 회로(575)(예를 들면, 아날로그 디지털 변환기, 디지털 온도계)를 도시하는 개략도이며, 이는 본 발명의 양상에 따른 도 6의 회로(410)에 대응할 수 있다. 회로(575)에서, V_CC 공급 전압 레벨은 기준 전압 회로(580)(예를 들면, 약 1.2볼트의 밴드-갭 기준 회로)로부터 출력된 기준 전압 FV_REF(585)에 의해 설정된 기준 레벨에 관하여 샘플링되고 측정된다. 많은 개별 부분(또는 비트)에서 n 비트 A/D 변환기(575)와 이산 출력(595), AD0에서 ADn(596, 597, 598)까지에 의해 도시된 원하여지는 결정을 달성하는데 필요한 바와 같이, 공급 전압은 비교기(590)에 의해 기준 전압 FV_REF(585)에 대해 비교될 수 있다. 단순화된 개략도(575)에서, V_CC의 샘플이 전압 분배기를 통해 비교기들(590)의 반전 입력에 인가되고, 기준 전압 FV_REF(585)가 비반전 입력에 인가되나, 그렇지 않은 경우 V_CC와 관계된 값을 확인하는데 사용될 수 있는 전압 검출 회로(575)로부터의 하나 이상의 출력을 생산하기 위해 수많은 공급 전압의 분배 및 바이어싱 기법들이 명백할 수 있으며, 이와 같은 임의의 검출 회로들이 본 발명의 범주안에 속하는 것으로 의도된다. 시간 t₂(357)에서 시작되는 도 5b의 LATCH_EN 타이밍(375) 동안, A/D 변환기에 나타난 V_CC 측정 데이터가 A/D 변환기의 출력에 래치됨으로써, 도 8의 보상 캐패시터(520)의 셋트를 인에이블링(예를 들면, A/D 출력 데이터가 정상상태일 때 래칭)시킨다. 도 7에서, 래칭 메카니즘은 다수의 비교기(590)에 상주하나, 이후 설명될 바와 같이, 그러한 래칭 기능은 원하는 바에 따라 연속하는 별개의 회로로 채용될 수 있다.

도 8은 도 6의 회로(440)에 대응할 수 있는 본 발명의 또 다른 양상에 따른 예시적은 전압 부스트 보상 회로(500)의 간단화된 개략도이다. V_BOOST 보상 출력(510)은 부스트 캐패시터 C_B(525)와 부하 캐패시터 C_L(540)로 구성된 원래의 부스트 회로 소자의 함수이고, 그리고 부스트 보상 회로(505)가 더 추가된다. 부스트 보상 회로(505)는 그 입력을 도 7의 전압 검출 회로(575)로부터의 AD0-ADn 동기 입력(sync inputs)을 통해 취한다. 정상 상태의 래칭된 A/D 출력으로부터의 대응하는 A/D 동기 입력에 의해 보상 캐패시터(520)가 선택되기 때문에, 보상 회로(505)는 기준 전압 VREF(585)에 의해 설정된 기준 레벨에 관하여 검출된 공급 레벨에 의존하여 V_CC와 접지 전위 사이의 부스트 보상 캐패시터(520)을 스위칭 하도록 동작한다. ATD 시간 기간 BOOSTHV 스위치(530)가 닫히는 때, V_CC 전압은 부하 캐패시터 C_L(540)와 부스트 캐패시터 C_B(525)를 앞서 충전시키고, 이 부스트 캐패시터는 선택된 부스트 보상 캐패시터 C_{0 . . . n}(520)와 함께 BOOST 단자(527)에 의해 접지에 스위칭되며, 부스트 보상 캐패시터들은 또한 선택(selection)(515)에 의해 접지되고, 부하 캐패시터 C_L(540)는 접지에 유지된다. ATD 시간 기간의 끝에서, BOOSTHV 스위치(530)는 개방되고, 부스트 캐패시터 CB(525)의 BOOST 단자(527)는 선택된 부스트 보상 캐패시터 C_{0 . . . n}(520)과 함께(V_CC의 검출된 레벨에 기초하여) V_CC에 다시 스위칭되며, 선택된 부스트 보상 캐패시터들은 이제 선택(515)에 의해 V_CC에 또한 스위칭된다. 이 점에서, 이 앞서 충전된 캐패시터들이 부하 캐패시터에 연결되지 않는다면, V_BOOST는 2V_CC까지 증가할 것이나, 부하 캐패시터 C_L(540)이 아직 접지에 고정되어 있고, 참조번호 520의 비선택된 보상 캐패시터들이 이제 접지에 스위칭된다. 이는 C_B와 선택된 C_{0 . . . n} 캐패시터들에 저장된 모든 선행 충전이 최종 목표 레벨로 부스트된 전압을 가져오는 V_BOOST 출력(510) 상의 모든 캐패시터간에 몫을 나누도록 한다.

도 9는 회로(500)에 대하여 도 8에 도시된 바와 같은, 본 발명의 일 양상에 따른 예시적인 전압 부스터(550)의 등가 회로의 개략도이다. C_Beff가 부스트 회로(550)에 의해 보여진 바와 같은, C_B에 모든 전압 검출기에 의해 선택된 캐패시터(voltage detector selected capacitor) C₀+ . . . C_n를 더한 것을 포함하는 총 유효 캐패시턴스(565)이다. C_Leff가 CL에 전압 검출기에 의해 비선택된 모든 캐패시터 C₁+ . . . C_n+1을 포함한, 부스트 회로(550)에 의해 보여지고 V_BOOST(555) 출력 라인에 인가된 총 유효 부하 캐패시턴스(570)이다. 따라서 유효 부스트 캐패시턴스 C_Beff와 부하 캐패시턴스 C_Leff는 V_CC의 함수이다. 주목할 사항으로, 도 9는 C_Beff와 C_Leff에 대한 임의의 예의 셋트를 도시한다.

따라서, 본 발명의 일 임의의 예에 대한 도 9의 유효 V_BOOST 단자 전압(555)은 아래와 같이 된다.

V_BOOST=((2C_B+C_L)/(C_B+C_L))V_CC 로부터

V_BOOST=((2C_Beff+C_Leff)/(C_Beff+C_Leff))V_CC

C_Beff=C_B+C₀+ . . . C_n (선택된 비교기 캐패시터들의)인 경우,

그리고, C_Leff=C_L+C₁+ . . . C_n+1 (비선택된 비교기 캐패시터들의)인 경우.

주목해야 할 사항으로, 이 예시적인 방법에 사용된 캐패시터들의 총 수는 일정하게 유지된다.

도 10은 본 발명의 일 양상에 따라, 공급 전압 보상에 A/D 회로(610)를 이용하는 예시적인 조절된 전압 부스터 시스템(600)의 개략도이다. 이 예시적인 시스템은 전압들을 기준 전압 공급 회로(652)로부터의 기준 전압 FV_REF 출력(655)에 비교함으로써 공급 전압 레벨을 검출하기 위해 비교기(630)를 이용하는 전압 검출 회로(610)를 위하여 8비트 A/D 변환기를 포함한다. 이 시스템(600)은 또한 예를 들면 출력 전압 안정성 목적을 위하여 소정의 타이밍에 따라 각각의 비교기 회로(630)의 출력을 래칭하도록 기능하는 여덟개의 래치 회로(653)를 포함하는 부스트 보상 회로(620)를 포함한다. 각 래치 회로(653)의 출력은 예를 들면, 부스트 캐패시터 C_B 또는 부하 캐패시터 C_L 각각에 병렬로 선택 부스트 보상 캐패시터들(625)을 연결하기 위해, 대응하는 부스트 보상 캐패시터(625)를 선택적으로 구동한다. 시스템(600)은 부스트 캐패시터 C_B, BOOSTHV 선행 충전 트랜지스터 및 C_L 부하 캐패시터(예를 들면, 워드라인의 캐패시턴스)를 포함하는 전압 부스트 회로(640)를 더 구비한다. 입력 기준 전압 파형(655)은 기준 전압이 ATD 모드 타이밍과 함께 턴 온될 수 있다는 것을 도시한다. 출력 V_BOOST 파형(695)은 t₀과 t₁ 사이의 선행 충전 곡선과, 시간 t₁과 t₂ 사이의 전하 분배 충전 곡선(charge sharing charge curve)을 도시한다. 최종 분석에서, 본 발명자들은 약 1.2 볼트의 V_CC 공급 전압 변화와 8비트가 주어진 일 예시적인 방법에서, 평탄하게 가중된 보상이 참조번호 697에서 약 0.4 볼트에 V_BOOST(695) 조절 응답 증가를 제공하며, 따라서, V_BOOST는 V_CC에 실질적으로 덜 의존하게 된다는 것을 발견하였다.

도 10의 예시적인 시스템(600)은 하기의 방식으로 동작한다. V_CC의 함수인 복수의 서로 다른 전압들(661, 662 및 663)이 기준 전압 FV_REF도 받는 비교기 회로(630)에 각각 입력된다. 따라서, 비교기들의 출력(635)은 V_CC 값을 반영하는 디지털 워드(예를 들면, 00011111)를 형성하고, 디지털 워드는 예를 들면 도 5b의 LATCH_EN 신호에 따라 래치 회로들(653)을 통해 래칭된다. 도 10에 도시된 바와 같이, 이 디지털 워드는 V_CC 레벨 결정으로서 기능하고, 워드의 각 비트는 그들의 각 캐패시터를 구동한다. 따라서, 디지털 워드에 기초하여, 캐패시터들(625)의 고유한 결합이 C_B 또는 C_L중 어느 하나와 각각 병렬로 전기적으로 접속되며, 그럼으로써 C_Beff와 C_Leff와 관계된 값들을 변화시킨다. 따라서, V_BOOST를 V_CC의 변화에 실질적으로 영향을 받지 않도록 하기 위해, V_CC의 값들은 C_Beff와 C_Leff를 변화시키도록 보상으로서 채용될 것이다. 앞서 기술된 바와 같이, A/D 변환기 상에 나타나는 V_CC 측정 데이터는 LATCH_EN 타이밍 동안(FIG 5b의 375) A/D 변환기(630)의 출력(635)에 래치되어, 디지털 워드를 반영하는 보상 회로(620)의 보상 캐패시터들(625)의 셋트의 선택과 동기화(동시에 일어남)된다.

본 발명의 일 예시적인 양상에 따라, 도 10의 래치 회로들(653)은 도 11에 도시된, 참조번호 700으로 지정된 회로로서 채용될 수 있다. 래치 회로(700)는 LATCH_EN 신호(720)을 통해 인에이블링되어 데이터 값(예를 들면, AD0)을 통과시키고, 이는 그 다음 부스트 신호(740)의 전이에 기초하여 그 각각의 캐패시터 단자(730)에 전송된다. 부스트 신호(740)를 이용함으로써, 예를 들면, 각 래치 회로에 대하여, 데이터 값들은 ATD 타이밍 동안 캐패시터들에 출력되지 않는다. 일 예시적인 래치 회로(700)가 도 11에 도시되지만, 바람직하다면 다른 래칭 메카니즘, 회로 및 시스템들이 채용될 수 있고, 또한 이와 같은 대안들이 본 발명의 범주안에 속하는 것으로 간주될 수 있다는 것이 이해되어야 할 것이다.

도 12는, 본 발명의 일 양상에 따르는, 공급 전압 보상을 위해 A/D 회로(810)를 이용하는 예시적인 조절 전압 부스터 시스템(800)의 또 다른 개략도이다. 이 예시적인 회로는 두 셋트의 금속 옵션 저항 회로(metal options resistor circuit)(860, 870)의 부가를 제외하고는 도 10의 회로와 유사하며, 이는 A/D(810)의 비교기 회로(830)를 바이어싱하는 저항 분배기 체인의 옵셋(offset)과 스펜의 선택적인 트리밍을 제공한다. 금속 옵션 저항 회로는 밴드-갭 기준 전압 회로(852)의 트리밍 및 매칭을 행해 A/D(810)의 비교기 회로(830)의 원하는 스위칭 전압을 위해 기대 출력 FV_REF(855)를 제공한다.

본 발명의 또 다른 양상에 따라, 도 10 및 도 12의 V_CC 검출 회로들(610 및 810)에 사용되는 저항 래더 네트워크(resistor ladder network)는 각각 V_CC에 관하여 기준 전압 FV_REF의 변화를 더 보상하도록 설계될 수 있다. 상기 기술된 바와 같이, FV_REF는 예를 들면 밴드갭 기준형 회로(bandgap reference type circuit)를 통해 생성될 수 있는 기준 전압이다. 따라서, FV_REF는 절대적으로 일정하지 않으며, 대신 공급 전압 V_CC의 변화에 관하여 약간 변화하는 값이다. 예를 들면, 일 예시적인 밴드갭 기준 회로에서, 1.2V의 목표 기준 전압은 실제로 약 2.6 내지 3.5V의 V_CC 변동에 대해 각각 약 1.15V 내지 약 1.25V로 변화한다는 것이 발견되었다. 이해될 수 있는 바와 같이, FV_REF가 V_CC에 관하여 변화하는 경우, 비교기 출력(예를들면, AD0-AD7)에서 제공된 디지털 워드는 원하는 바와 같이 V_CC의 참 값을 정확히 반영하지 않을 수 있다.

따라서, 본 발명의 일 양상에 따르면, 실제 V_CC 값을 정확히 결정하기 위해 V_CC 변동에 의한 FV_REF의 변화를 보상하는 저항 래더 또는 네트워크에 대한 저항값들이 선택된다. 이와 같은 보상은 하기의 예시적인 방식으로 달성된다. 먼저, 저항 래더 네트워크에서 허용가능한 바이어스 전류, 예를 들면 300㎂(V_CC=3V 에서)가 선택된다. 따라서, V=IR을 이용하여, 저항 네트워크의 총 저항 R이 R=(3V)/(300㎂)=10㏀이 되도록 결정될 수 있다. 제 1 비교기가 V_CC의 특정 값(예를 들면, 2.65V)에서 스위칭되도록 확인(identification)이 이루어진다. 그 다음, (FV_REF를 생성하는데 사용되는) 밴드갭 기준 회로의 특성(characterization)을 이용하여, V_CC=2.65V에서 FV_REF의 값이 1.15V로 결정된다. 따라서, 상기 값들을 이용하여, 저항 래더 네트워크에서 필수적인 적절한 저항 값을 상기 기준을 만족시키도록 결정할 수 있다.

그러므로, 위의 특정 비교기(예컨대, AD0과 관계하는 도 10의 비교기(630))가 예컨대 V_cc는 2.65V일 때 이동되어야 함을 필요로하고 그리고 V_cc가 2.65V일 때 FV_REF는 1.15V로서 구해질 때, 도 13에 도시된 바와 같이 전압 분배기가 평가되며, 여기서 R₀+R₁은 저항 네트워크의 전체저항으로서, R₀은 상기 특정 비교기 위의 저항들의 총합을 나타내고, R1은 상기 특정 비교기 아래의 저항들의 합을 나타낸다. 전압 분배 원칙을 이용하면,

[R₁/(R₀+R₁)]V_CC=FV_REF이 구해지며

상기 구해진 값 R₀+R₁=10㏀, V_CC=2.65V, 그리고 FV_REF=1.15V (이 구체적인 예 에 대하여)을 대입하여, R₁과 그 다음 R₀에 대하여 풀 수 있다.

[R₁/10㏀](2.65V)=1.15V, R₁≒4.34㏀,

그리고, 따라서 R₀≒5.66㏀ 이다.

유사하게, 다음 비교기는 예를 들면, 2.8V의 V_CC로 V_CC=2.8V에서 스위칭 되어야 하며, FV_REF는 그것과 관계된 고유 값을 가질 것이다. 이와 같은 값들을 이용하여, 원하는 바에 따라, 선택된 비교기가 이동하기 위한 값을 결정함으로써 다음 비교기 노드와, 후속 비교기 노드들에 대하여 상기 분석을 반복할 수 있으며, V_CC에 대해 FV_REF가 변화하는 방법을 알 수 있다. 따라서, 전압 분배기 네트워크 내의 각 저항값들은, V_CC의 변화에 의한 FV_REF의 변화에도 불구하고 비교기 출력들이 실제의 V_CC 값을 정확히 반영할 수 있도록 하기 위하여, 정해질 수 있다.

본 발명의 또 다른 양상은 메모리 디바이스의 부스트 동작을 조절하기 위한 방법을 제공하며, 이는 여기에 도시되고 기술된 메모리 디바이스 뿐만 아니라, 다른 메모리 디바이스와의 관계에서도 이용될 수 있다. 이제 도 14를 참조하면, 메모리 디바이스의 부스트 동작을 조절하기 위한 예시적인 방법(900)이 도시된다. 예시적인 방법(900)이 여기서 일련의 동작 또는 사건들로서 도시되고 기술되지만, 본 발명은 이와 같은 동작 또는 사건들의 도시된 순서에 의해 한정되지 않고, 어떤 단계들은, 본 발명에 따라 여기에서 보여지고 기술된 것과 다르게, 다른 단계들과 다른 순서들로 그리고/또는 동시에 일어날 수 있다는 것이 이해될 것이다. 또한, 도 시된 모든 단계들이 본 발명에 따른 방법을 구현하는데 필요한 것은 아닐 수 있다. 게다가, 방법(900)은 여기에 도시되고 기술된 장치 및 시스템들 뿐만 아니라 도시되지 않은 다른 시스템들과의 관계에서 구현될 수 있다는 것이 이해될 것이다.

방법(900)은 공급 오차에 대응하는 부스트 전압 보상 회로에 사용되는 하나 이상의 캐패시터를 제어하여, 전압 부스트 회로의 출력에 반영된 공급 레벨 오차를 보정하기 위해, 전압 레벨 검출 회로에 공급 전압을 인가하는 단계와, 그리고 기준 전압에 의해 설정된 목표치에 관한 레벨 차를 결정하는 단계를 포함한다. 조절된 부스트 동작 방법(regulated boost operation method)은 단계(902)에서 시작한다. 그 다음, 단계(904)에서, 공급 전압(예를 들면, V_CC)가 공급 전압 검출 회로(예를 들면, 아날로그 디지털 변환기, 디지털 온도계)로 샘플링 및 측정된다. 단계(906)에서, 단계(908)에서 공급 전압 레벨 검출 신호들을 부스트 보상 회로에 인가하기 위해, 공급 전압 레벨 검출 회로는 기준 전압에 의해 설정된 목표치와 V_CC를 비교하는 것에 의해, 하나 이상의 공급 전압 레벨 검출 신호들(예를 들면, 도 6의 A/D(410)와 연결된 참조번호 435)을 생성하며, 부스트된 전압은 공급 전압보다 높다.

단계(910)에서, 부스트 보상 회로는 하나 이상의 부스트된 전압 보상 신호들(예를 들면, 도 6의 참조번호 445, 즉 참조번호 440의 출력들)을 생성하며, 이들은 그 다음 단계(912)에서 전압 부스트 회로(예를 들면, 도 6의 450, 도 10의 캐패시터(625)의 하부)에 인가되며, 그 다음 인가된 보상으로부터 기인한 조절된 부스트 전압 V_BOOST이, 메모리 셀에 저장된 데이터 값을 확인하기 위해, 단계(914)에서 생성된다. 조절된 부스트 동작은 그 다음 단계(916)에서 종료하며, 방법(900)은 메모리 디바이스의 후속 전압 부스트 및 판독 동작에 대해 반복될 수 있다. 따라서, 방법(900)은 V_CC 전압 변화를 보상하기 위해 A/D 변환기를 사용하는 전압 부스트 회로에서 빠르고 정확한 전압 부스팅을 제공하며, 이는 플래시 메모리 어레이의 판독 동작 동안 코어 셀들에 적용될 수 있다. 따라서, 방법(900)은 V_CC의 변화에 실질적으로 독립적인 V_BOOST 전압을 생성한다. 다른 다양한 방법들이 본 발명에 따라 제공될 수 있으며, 그럼으로써 부스트된 전압의 보상 또는 조절이 달성된다.

본 발명이 하나 이상의 실시예에 관하여 보여지고 기술되었지만, 균등한 대체와 변경이 본 명세서와 첨부된 도면을 읽고 이해한 당업자에게 명백할 것이다. 특히 상기 개시된 구성요소(어셈블리, 디바이스, 회로 등)에 의해 수행되는 다양한 기능들에 관해서, 그러한 구성요소들을 개시하는데 사용된 용어들("수단"을 포함함)은 본 명세서에서 도시된 본 발명의 예시적인 실시예에서 기능을 수행하는 개시된 구조에 구조적으로는 균등하지 않는다 하더라도, 만약 다르게 지시되지 않는다면, 개시된 구성요소의 기술된 기능을 수행하는 어떠한 구성요소(즉, 기능적으로 균등)에 일치되도록 의도되었다. 이에 더하여, 본 발명의 특별한 특징을 여러 실시예들 중 단지 한 실시예에 관련하여 설명하였지만, 그러한 특징은 다른 실시예들의 하나 이상의 특징과 결합되어, 어떤 주어진 또는 특별한 응용에서 요망되는 장점있는 것이 될 수 있다. 게다가, 상세한 설명과 청구항에 사용된 "구비한다"는 용어의 범위에 있어서, 이와 같은 용어는 "포함하는"의 용어와 유사한 방식으로 포함적인 의도이다.

본 회로 및 이와 관계된 방법은 집적 회로 설계 분야에 사용되어, V_CC 변동에도 불구하고 부스트 전압 출력을 조절하기 위해 보상을 이용하는 부스트 회로를 제공한다.

Claims (10)

1. 판독 동작 동안 조절된 부스트 워드 라인 전압을 생성하기 위한 시스템(400)으로서,

   공급 전압 값(415)을 검출하고 상기 공급 전압 값과 관련된 하나 이상의 출력 신호(435)를 생성하도록 구성된 공급 전압 검출 회로(410)와;

   공급 전압을 수신하고 상기 공급 전압보다 큰 값을 갖는 부스트된 워드라인 전압(470)을 생성하도록 동작하는 전압 부스트 회로(450)와; 그리고

   상기 공급 전압 검출 회로(410)와 전압 부스트 회로(450)에 기능적으로 연결되어, 상기 공급 전압 검출 회로(410)로부터 상기 하나 이상의 출력 신호(435)를 수신하고, 상기 하나 이상의 출력 신호(435)에 근거하여 상기 전압 부스트 회로(450)와 관련된 용량성 부하를 변경시킴으로써, 상기 부스트된 워드 라인 전압(470)이 상기 공급 전압 값(415)에 실질적으로 영향을 받지 않게 하는 전압 부스트 보상 회로(440)를 포함하는 것을 특징으로 하는 조절된 부스트 워드 라인 전압을 생성하기 위한 시스템.
2. 제 1 항에 있어서,

   상기 공급 전압 검출 회로(410, 575)는, 아날로그 입력으로서 상기 공급 전압 값(415, 578)을 수신하고 상기 공급 전압 값(415, 578)을 반영하는 멀티-비트 워드(435, 595)를 생성하도록 동작하는 아날로그 디지털 변환기(410, 577)를 포함하는 것을 특징으로 하는 조절된 부스트 워드 라인 전압을 생성하기 위한 시스템.
3. 제 1 항에 있어서, 상기 공급 전압 검출 회로(575)는,

   전압 기준 회로(580)와; 그리고

   상기 전압 기준 회로(580)에 연결된 제 1 입력(585)과 상기 공급 전압(578)과 관련된 복수의 전압들(591, 592, 593) 중 하나에 연결된 제 2 입력을 각각 갖는 복수의 비교기 회로(577)를 포함하고,

   상기 각각의 비교기 회로(595)의 출력은 상기 공급 전압 값(578, 415)을 반영하는 디지털 워드(595, 435)를 집합적으로 형성하는 출력 신호를 형성하는 것을 특징으로 하는 조절된 부스트 워드 라인 전압을 생성하기 위한 시스템.
4. 제 1 항에 있어서, 상기 전압 부스트 회로(450)는:

   스위치(514)를 통해 공급 전압에 선택적으로 연결된 제 1 단자(510)와 부스트 신호(527)에 연결된 제 2 단자를 갖는 부스트 캐패시터(525)와; 그리고

   상기 전압 부스트 회로의 출력을 형성하는 상기 부스트 캐패시터(525)의 제 1 단자에 연결된 제 1 단자(510)와 회로 접지 전위에 연결된 제 2 단자를 갖는 부하 캐패시터(540)를 더 포함하고,

   상기 스위치(514)가 닫힌 경우, 상기 부스트 신호(527)는 로우이고, 상기 부스트 캐패시터(525)와 상기 부하 캐패시터(540)는 상기 공급 전압 값과 비슷한 전압값으로 충전되며, 그리고 상기 스위치(514)가 열린 경우, 상기 부스트 신호(510)는 상기 공급 전압과 대략 같은 하이 레벨에 있고, 상기 부스트 캐패시터와 상기 부하 캐패시터는 전하를 공유함으로써, 제 1 단자들(510)이 상기 공급 전압 값보다 큰 부스트 전압 값까지 상승하게 하며, 상기 부스트 전압 값은 각각 상기 부스트 캐패시터(525)와 상기 부하 캐패시터(540)의 캐패시턴스의 함수인 것을 특징으로 하는 조절된 부스트 워드 라인 전압을 생성하기 위한 시스템.
5. 제 4 항에 있어서, 상기 전압 부스트 보상 회로는,

   상기 부스트 캐패시터(525)와 상기 부하 캐패시터(540)의 제 1 단자에 연결된 제 1 단자(510)를 각각 갖고, 상기 공급 전압 검출 회로(575)로부터의 하나 이상의 출력 신호들(595)에 근거하여, 회로의 접지 전위 또는 상기 공급 전압과 대략 같은 전압 전위에 선택적으로 연결될 수 있는 제 2 단자(515)를 각각 갖는 복수의 보상 캐패시터(520)를 포함하고, 그럼으로써 하나 이상의 복수의 보상 캐패시터(520)가 상기 부스트 캐패시터(525) 또는 상기 부하 캐패시터(540)와 병렬이 되도록 함으로써, 상기 공급 전압 값(578)에 기초하여 상기 전압 부스트 회로(500)의 상기 용량성 부하를 조정하는 것을 특징으로 하는 조절된 부스트 워드 라인 전압을 생성하기 위한 시스템.
6. 제 1 항에 있어서,

   상기 공급 전압 검출 회로(410, 610)는 상기 공급 전압 값(415)과 관련된 하나 이상의 전압들(661, 662, 663)과 비교하기 위한 기준 전압(425, 655)을 제공하도록 동작가능한 기준 전압 회로(430, 652)를 더 포함하고, 상기 공급 전압 값과 관련된 하나 이상의 전압들과 상기 기준 전압의 비교는 상기 공급 전압 값(415)과 관련된 하나 이상의 출력 신호들(435, 635)을 발생시키는 것을 특징으로 하는 조절된 부스트 워드 라인 전압을 생성하기 위한 시스템.
7. 공급 전압의 변화에 실질적으로 영향을 받지 않는 플래시 메모리 디바이스의 워드 라인 판독 전압을 생성하는 방법(900)으로서,

   공급 전압 값을 검출하는 단계(904)와; 그리고

   상기 검출된 공급 전압 값에 응답하여 상기 워드 라인 판독 전압을 생성하는데 사용되는 전압 부스트 회로의 용량성 부하 상태를 변화시키는 단계(910, 912)를 포함하고,

   여기서, 상기 용량성 부하 상태의 변화에 의해, 상기 워드 라인 판독 전압은 상기 공급 전압의 변화에 실질적으로 영향을 받지 않게 되는 것을 특징으로 하는 플래시 메모리 디바이스의 워드 라인 판독 전압을 생성하는 방법.
8. 제 7 항에 있어서,

   상기 공급 전압 값을 검출하는 단계(904)는,

   상기 공급 전압 값을 아날로그 디지털 변환기에 입력하는 단계(904)와; 그리고

   상기 공급 전압 값에 관계되는 멀티 비트 디지털 워드를 생성하는 단계(906)를 포함하는 것을 특징으로 하는 플래시 메모리 디바이스의 워드 라인 판독 전압을 생성하는 방법.
9. 제 7 항에 있어서,

   상기 공급 전압 값을 검출하는 단계(904)는,

   상기 공급 전압 값과 관계된 복수의 전압 값을 생성하는 단계와;

   상기 복수의 전압 값 각각을 기준 전압 값과 비교하는 단계와; 그리고

   상기 각각의 비교와 관계된 디지털 출력 값을 생성함으로써 멀티 비트 디지털 워드를 생성하고 상기 공급 전압 값을 반영하는 단계(906)를 포함하는 것을 특징으로 하는 플래시 메모리 디바이스의 워드 라인 판독 전압을 생성하는 방법.
10. 제 7 항에 있어서,

    상기 전압 부스트 회로는 그 출력 노드에 연결된 제 1 단자와 부스트 신호에 연결된 제 2 단자를 갖는 부스트 캐패시터를 포함하고, 상기 전압 부스트 회로는 회로 접지 전위에 연결된 제 1 단자와 상기 출력 노드에 연결된 제 2 단자를 갖는 부하 캐패시터를 더 포함하고, 상기 용량성 부하 상태를 변화시키는 단계(910, 912)는,

    복수의 보상 캐패시터의 제 1 단자를 상기 전압 부스트 회로의 출력 노드에 연결시키는 단계(908)와;

    상기 부스트 신호가 상기 공급 전압 레벨과 대략 동일한 레벨로 전이하도록 하는 단계와; 그리고

    상기 검출된 공급 전압 값에 기초하여, 상기 복수의 보상 캐패시터의 하나 이상의 캐패시터의 제 2 단자를 상기 공급 전압 레벨에 연결시키고 나머지 보상 캐패시터의 제 2 단자를 상기 회로 접지 전위에 연결시킴으로써, 상기 검출된 공급 전압 값에 기초하여 상기 부스트 캐패시터와 상기 부하 캐패시터에 관계된 유효 캐패시턴스를 변경하는 단계(912)를 포함하는 것을 특징으로 하는 플래시 메모리 디바이스의 워드 라인 판독 전압을 생성하는 방법.

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