JP2005526338A - 読出しモード電圧の供給電圧変動を補償するための供給電圧検出を用いた電圧ブースト回路 - Google Patents

読出しモード電圧の供給電圧変動を補償するための供給電圧検出を用いた電圧ブースト回路 Download PDF

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Abstract

電源調整ブースト電圧を供給するためのフラッシュメモリアレイシステム（６００，８００）およびそのための方法（９００、１０００）が開示される。本発明において、電源電圧（４１５，４２０）が電源電圧レベル検出回路（４１０，６１０，８１０）（例えば、アナログ−デジタルコンバータ、デジタル温度計）に与えられる。電源電圧レベル検出回路は、チャージポンプに対して、与えられた電源電圧レベルの測定から１つまたはそれ以上の電源電圧レベル検出信号を生成する。電源調整ブースト電圧は、プログラムされたメモリセル（２６０）の読出しモード動作のためのブーストされたワード線電圧（４７０）として用いられる。電源電圧検出信号（４３５）は、ブースト電圧補償回路（４４０，６２０，８２０）に与えられ、１つまたはそれ以上のブースト電圧補償信号（４４５）を生成する。ブースト電圧補償信号は電圧ブースト回路（４５０）に与えられ、プログラムされたコアセル（２６０）のフラッシュメモリアレイのための調整ブースト電圧（４７０）を生成する。よって、Ｖｃｃ電源電圧変動（３８０）のための高速補償手段が開示される。このＶｃｃ電源電圧変動は、フラッシュメモリアレイのワード線に供給される、ブースト電圧回路（４５０）の出力（４７０）に通常反映される。これによって、電源電圧の変動に実質的な影響を受けない、読出しモードにおけるワード線電圧を生成する。

Description

本発明は一般にメモリシステムに関し、さらに詳細にはフラッシュメモリアレイシステムおよび電圧ブースト回路の製造方法に関する。電圧検出回路（例えば、アナログ・デジタルコンバータ、デジタル温度計）が電圧ブースト回路に印加されるＶｃｃを測定するのに用いられ、またブースト補償回路が固有反映Ｖｃｃ変動からブースト電圧出力を調整する。ブースト電圧がメモリセルの読出しモード動作のためにワード線に印加される。
フラッシュまたはその他のタイプの電気的メモリ装置は、それぞれデータを記憶し、データへのアクセスを提供する、何千、何百万のメモリセルから構成されている。典型的なメモリセルは、ビットと呼ばれる情報の単一のバイナリ単位を記憶し、それは２つの可能な状態のうちの１つを持つ。セルは通常複数のセル単位、例えば８つのセルからなるバイト、および１６セルまたはそれ以上の数のセル、通常は８の倍数、からなるワードに編成される。そのようなメモリ装置の設計におけるデータ記憶は、特定のメモリセルの組（セット）への書き込み、しばしばセルのプログラミングと称される、によって実行される。セルからのデータの取り出しは、読出し動作によって行われる。プログラミングおよび読出し動作に加えて、メモリ装置内のセルのグループを消去することができる。このような消去動作は、グループのなかの各メモリセルを所定の状態にプログラムすることによって実行される。
独立した複数のセルは、個々にアドレス指定可能な単位またはグループ、例えばバイトまたはワードに編成される。これらの単位またはグループは、アドレスデコード回路を介して、読出し、プログラムまたは消去動作のためにアクセスされ、このような動作は特定のバイトまたはワードのなかのセルについて実行可能である。個々のメモリセルは、典型的に、データビットを記憶するように構成された半導体構造物から構成されている。例えば、多くの従来型メモリセルは、金属酸化膜半導体（MOS）デバイスを含み、このようなトランジスタではバイナリ単位の情報が保持可能である。メモリ装置は、上述のバイトまたはワードをアドレスするための適切なデコーディングおよびグループ選択回路と、さらに所望の動作を達成するために、動作対象のセルに電圧を供給する回路とを含む。
消去、プログラムおよび読出し動作は、通常、セルのMOSデバイスのある端子に適切な電圧を与えることによって実行される。消去またはプログラム動作において、メモリセルに記憶されるべき、変更を生じさせるような電圧が印加される。読出しの動作においては、セルを流れる電流を生じさせるような適切な電圧が印加され、そのような電流の量がセルに記憶されているデータの値を示している。メモリ装置は、残留セル電流をセンスしてそこに記憶されていたデータを決定するための適切な回路を含み、そのようなデータは続いて装置のデータバスに出力され、メモリ装置が採用されているシステムのなかの他のデバイスからのアクセスに供される。
フラッシュメモリは書き換え可能で、電源なしにその内容を保持することが可能な電気的メモリ媒体の一種である。フラッシュメモリデバイスは、一般に、１０万（１００K）から１００万（１M）の書き込みサイクルの寿命を持つ。ダイナミック・ランダム・アクセスメモリ（DRAM）や、スタティック・ランダム・アクセスメモリ（SRAM）のような、単一のバイトが消去可能なメモリチップとは異なり、フラッシュメモリは通常特定数の複数ビットからなるブロックまたはセクタ単位で消去される。従来のフラッシュメモリは、単一ビットの情報が各フラッシュメモリセルに記憶されるセル構造で製造される。このような単一ビットメモリアーキテクチャでは、各セルは一般に、基板またはPウェルのなかのソース、ドレインおよびチャネルと、チャネルの上のスタックゲート構造とを有するMOSトランジスタ構造を含む。このスタックされたゲートは、Ｐウェルの表面に形成された薄いゲート絶縁膜（しばしばトンネル酸化膜と呼ばれる）をさらに含んでもよい。このスタックされたゲートは、トンネル酸化膜のうえにポリシリコンのフローティングゲートと、このフローティングゲートの上の層間絶縁膜を含む。この層間絶縁膜はしばしば、窒化物の層を２つの酸化物の層がサンドイッチする酸化物−窒化物−酸化物（ＯＮＯ）層のような、多層絶縁膜である。最後に、ポリシリコンのコントロールゲートが層間絶縁膜の上に設けられる。
典型的なＮＯＲ型の構成では、コントロールゲートは、そのようなセルの行に関連するワード線に接続され、そのようなセルのセクタを形成する。さらに、セルのドレイン領域は導電性のビット線で互いに接続される。セルのチャネルは、スタックゲート構造によってチャネルに形成された電界に従って、ソースとドレインの間に電流を流す。ＮＯＲ型の構成では、単一の列内のトランジスタの各ドレイン端子は同じビット線に接続される。さらに、あるビット線に関係する各フラッシュセルは、異なるワード線に結合されたスタックゲート端子を持ち、そのアレイになかのすべてのフラッシュセルのソース端子は共通のソース端子に結合される。動作時には、周辺デコーダおよびプログラミング（書き込み）、読出し、または消去機能のための制御回路を用いて、各フラッシュセルは対応するビット線およびワード線を介してアドレスされる。
このような単一ビットスタックゲートフラッシュメモリセルは、コントロールゲートに比較的高い電圧を印加し、ソースを接地し、ドレインをソースよりも高い所定の電位に接続することによって、プログラムされる。結果としてトンネル酸化膜にかかる強電界によって、「ファウラー・ノルドハイム・トンネリング」現象が生じる。このプロセスにおいて、コアのセルのチャネル領域内の電子がゲート酸化膜をトンネリングして通りぬけ、フローティングゲートに入り、フローティングゲート内に捕獲される。これは、フローティングゲートがポリ層間絶縁膜とトンネル酸化膜とに囲まれているからである。捕獲された電子に起因して、セルのスレショルド電圧（閾電圧）が上昇する。捕獲された電子によるセルのスレショルド電圧（よって、チャネルのコンダクタンス）の変化こそが、セルのプログラムを可能にしているものである。
典型的な単一ビットスタックゲートフラッシュメモリセルを消去するためには、比較的高い電圧をソースに印加し、コントロールゲートを負電位に保持する一方、ドレインは浮動電位（フローティング）にしておいてよい。このような条件下において、フローティングゲートとソースの間のトンネル酸化膜に強電界がかかる。フローティングゲートに捕獲されている電子は、フローティングゲートがソース領域にかぶさっている箇所に向かって流れ、集積し、トンネル酸化膜を通ったファウラー・ノルドハイム・トンネリングの方法によって、フローティングゲートからソース領域に引き抜かれる。電子がフローティングゲートから取り除かれると、セルは消去される。
読出し動作においては、セルのトランジスタのドレイン・ソース間にある大きさのバイアス電圧を加える。セルのドレインはビット線であり、それはバイトまたはワードグループ内の他のセルのドレインに接続されうる。読出し動作における、従来のスタックゲートメモリセルのドレイン電圧は、典型的には０．５から１．０ボルトの間に設定される。続いて、メモリセルトランジスタのゲート（例えば、ワード線）に電圧を印加して、電流がドレインからソースに流れるようにする。読出し動作におけるゲート電圧は、典型的には、プログラムされたときのスレショルド電圧（VT)とプログラムされていないときのスレショルド電圧の間のレベルの電圧で印加される。その結果としての電流が測定され、セルに記憶されているデータの値が判定される。
最近では、単一メモリセルのなかに２ビットの情報を記憶させておくことができる、デュアルビットのフラッシュメモリセルが紹介されている。デュアルビットメモリセルを読み出すために必要なビット線電圧は、単一ビットのスタックゲート構造メモリセルのそれよりも高いのが一般的である。それは、デュアルビットセルの物理的な構造に起因する。例えば、あるデュアルビットメモリセル構造では、読出し動作において、そのようなセルのビット線またはドレインを適切にバイアスするために、１．５から２．０ボルトが要求される。メモリセルのビット線またはドレインに印加される電圧は、メモリ装置の電源電圧（Vcc）から引き出されるので、電源電圧が定格レベルの下限または下限近くであるときは、新しいデュアルビットメモリセルを読み出すために必要な、より高いビット線電圧を供給する能力は損なわれてしまう。さらに、セルラー電話、ラップトップコンピュータなどのメモリ装置の低電力用途では、電源電圧はより低くなる可能性がある。
従来技術のフラッシュメモリデバイスでは、メモリセルの読出しモード動作のために、昇圧（ブースト）回路がブーストされたワード線電圧を与える。Vccの変動は通常昇圧回路の出力に反映される。昇圧回路の出力は、読出し動作の間、フラッシュメモリアレイのワード線に供給される。昇圧回路からのワード線電圧の変動は、読出しモード回路における、セルがプログラムされているのか、いないのかを正確に区別する能力を下げる。したがって、昇圧回路に印加されるVｃｃ電圧の変動を補償する手段、および高速ブースト電圧安定化が要求されている。
発明の概要
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
本発明のフラッシュメモリアレイシステムおよび電圧ブースト回路を形成する方法は、メモリセルの読出しモード動作のために、ブーストされたワード線電圧を生成するのに使用される電圧ブースト回路に与えられるVccの値を測定するために、電圧検出回路の一用途（例えば、アナログ−デジタルコンバータ、デジタル温度計）が用いられる。Vccの変動は、フラッシュメモリアレイのワード線に供給される、電圧ブースト回路の出力に通常反映される。電圧ブースト回路に与えられるVcc電圧の変動を補償することによって、ブーストされた電圧は調整（安定化）され、ワード線においてより堅実な読出し電圧を可能にする。
本発明の一態様において、Vcc電源電圧に関する電圧値が、例えばＡ／Ｄコンバータを用いて、確認される。確認された電圧値が電圧ブースト回路を補償し、または調整するために使われる。例えば、Ｖｃｃ電圧値を示すデジタルワードが電圧ブースト回路内の有効キャパシタンス値を変化させるために使用される。これによって、Ｖｃｃの変動から実質的に独立した出力ブースト電圧を得ることができる。従って、本発明は、一般に一定のブースト電圧、例えば、ブーストされたワード線電圧を供給し、それによってＶｃｃの揺らぎにかかわらずフラッシュメモリセルの正確な読出しを助ける。
本発明の他の態様は単一ビットセルよりも高いビット線読出し電圧を要するデュアルビットメモリセルを含むデバイスの応用例を提供し、電源電圧が変動する用途で用いられるメモリデバイスとの関係における応用例を提供する。
上述の、および関連する目的を達成するために、本発明は、以下に完全に説明され、特許請求の範囲において特に指摘される特徴を有する。以下の説明文および添付の図面は、本発明の特定の実施形態を詳細に説明する。しかしながら、これらの実施形態は、本発明の原理を採用した様々な実施形態のなかのいくつかを例示したものである。本発明のその他の目的、特長、新規な特徴は、添付の図面とともに、以下の本発明の詳細な説明から明らかになるであろう。
以下、図面を参照して本発明を説明する。明細書を通じて、類似の符号は類似の要素を示す。本発明はフラッシュメモリアレイ回路に関し、このフラッシュメモリアレイ回路はＶｃｃの揺らぎから実質的に影響されないブーストされた電圧を供給する。このブーストされた電圧は、メモリセルの読出しモード動作のためのブーストされたワード線電圧として用いられる。
本発明は、電源電圧よりも高い、ブーストされた電圧を供給する電圧ブースト回路を含む。Ｖｃｃ電源は電圧ブースト回路に与えられて、ブースト動作のために電力を供給する。従来は電圧ブースト回路の出力に反映されていたＶｃｃの変動が特定され、そのような変動のための補償が生成されて、これにより読出しモードの際にＶｃｃの変動に実質的に影響されないワード線電圧が生成される。
本発明の一実施形態において、システムは、電圧ブースト回路に与えられるＶｃｃを測定するために用いられる電圧検出回路（例えば、アナログ・デジタルコンパータ、デジタル温度計）を含む。検出されたＶｃｃの値は、次に補償回路において、幾分ブースト回路の出力電圧が生成されるような変化をもたらすように用いられる。電圧ブースト回路に与えられるＶｃｃ電圧の変動を補償することによって、ブースト電圧は安定化され、より安定したワード線読出し電圧を実現する。これによって、電源電圧が変化する場合においても、フラッシュメモリセルのなかの目的とするメモリセルに関して適切な読出し動作を可能とする。
本発明のその他の注目すべき特徴は、電圧変動回路に一般的な遅い応答時間を解消することに関する。ワード線の立ちあがりがおおよそ２０ｎｓ以下であることが望ましいメモリ装置の主な問題点に、フィードバック、またはその他のタイプの変動応答遅延がある。本発明の発明者らは次のような補償の方法を考案した。この技術は、制御回路素子が自己の出力に応答するのを待つステップ、これらの出力を入力回路素子に戻すステップ、他の出力を待つステップ、続く出力および入力を反復して修正しようとするステップからなるサイクルを解消するという点で優れている。
本発明の補償方法の一実施形態において、電源電圧検出回路（例えば、アナログ・デジタルコンパータ、デジタル温度計）が電源電圧Ｖｃｃを測定し、基準電圧ＦＶＲＥＦに対する数量「ｎ」の比較結果を出力するために用いられる。それぞれの比較結果が補償修正量を生じさせ、これがブースト電圧補償回路を介して電圧ブースト回路に与えられる。従って、この方法ではフィードバック時間は必要でない。Ｖｃｃのサンプルが取得され、ある数の比較出力が出力されると、Ｖｃｃの値に関して、ブースト回路に対して対応する数のブーストキャパシタ（コンデンサ）が加えられる。従って、ブースト回路出力ＶＢＯＯＳＴに与えられる補償の量は、所望の電圧検出の回数および補償要素の数を基に、反復してＶｃｃに対して調整される。所望の補償の解像度は、ブーストされた電圧の用途の特定の要求に合致するように調整することができる。これは例えば、Ａ／Ｄコンバータを８ビットから１６ビットのものに変更することによって行うことができる。
本発明の他の態様において、電圧検出素子それ自体をも重み付け（均等、バイナリ、指数的）することができ、または電圧検出範囲にわたってその他のどのような適切な方法によって重み付けすることができる。これは、それらが対応するブースト補償回路のコンデンサを所望の方法で重み付けすることによって行われる。
最初に、図１および図２には、基板上または基板内に形成された複数の独立した部品を一般に含む半導体メモリ装置の従来技術を示す。このような装置はしばしば、高密度セクションと、低密度セクションとを含む。例えば、図１に従来技術として示されるように、フラッシュメモリ１０のようなメモリ装置は、単一の基板１６の上に、一以上の高密度コア領域１２と低密度の周辺部分１４とを含んでいる。高密度コア領域１２は、典型的には少なくとも１つの、個々にアドレス指定可能な、実質的に同等な複数のメモリセルのＭ×Ｎアレイを含み、低密度周辺部分１４は典型的には、入出力（Ｉ／Ｏ）回路および個々のセルを選択的にアドレス指定するための回路を含む。このようなアドレス指定回路の例としては、選択されたセルのソース、ゲートおよびドレインを所定の電圧またはインピーダンスに接続して、プログラミング、読出し、または消去のようなセルの目的の動作を実行可能にするデコーダがある。
コア領域１２内のメモリセルは回路構成、例えば図２に示すＮＯＲ型、に従って互いに結合される。各メモリセル２０は、ドレイン２２、ソース２４およびスタックゲート２６を有する。２以上のセルのドレインが共通のビット線に接続される。各スタックゲート２６がワード線（ＷＬ０，ＷＬ１，．．．，ＷＬＮ）に結合され、各ドレイン２２がビット線（ＢＬ０，ＢＬ１，．．．，ＢＬＮ）に結合される。最後に、各ソース２４が共通ソース線ＣＳに結合される。周辺のデコーダおよび制御回路（図示せず）を用いることで、各メモリセル２０は、当該技術分野において既知の方法で、プログラムまたは読出し機能のためにアドレス指定可能である。
図３は、図１および図２のコア領域１２内の典型的なメモリセル２０の断面図である。このようなメモリセル２０は、典型的には基板３０内にソース２４、ドレイン２２、チャネル２８を含み、チャネル２８上に設けられたスタックゲート構造２６を有する。スタックゲート２６は、基板３０の表面に形成された、薄いゲート絶縁膜３２（通常トンネル酸化膜と呼ばれる）を有する。トンネル酸化膜３２はシリコン基板３０の上面の一部を覆い、異なる複数の層の配列をチャネル２８の真上に支持する。スタックゲート２６は最下部または第１フィルム層３８を含み、それは例えば、トンネル酸化膜３２の上に配置されるフローティングゲート３８として機能するドープされた多結晶シリコン（ポリシリコンまたはPoly I）層である。図３において、上述したトランジスタ２０の様々な部分は正しい縮尺で描かれているわけではなく、むしろ図示が容易になるように、デバイスの動作が容易に理解されるように描かれていることに注意してもらいたい。
Poly I層３８の上には、ポリ層間（interpoly）絶縁膜４０がある。ポリ層間絶縁膜４０は、多くの場合、例えば窒化物の層を２つの酸化物の層がサンドイッチする酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁膜であるが、五酸化タンタルのような他の絶縁層であってもよい。最後に、スタックゲート２６は上部のまたは第２のポリシリコン層（Poly II）４４を有し、この層はONO層４０の上に配置されるポリシリコンコントロールゲートとして機能する。ある１つの行に形成された複数のセル２０のコントロールゲートは、それらのセルの行に対応付けられた共通のワード線（WL）を共有する（例えば、図２を参照のこと）。さらに、上述したように、垂直方向の列のなかの複数のセルのドレイン領域２２は、導電性のビット線（BL）によって互いに接続される。セル２０のチャネル２８は、スタックゲート構造２６によってチャネル２８に形成された電界に応じて、ソース２４とドレイン２２との間に電流を流す。
メモリセル２０は、ドレイン２２の近傍のチャネル２８に「ホット」（高エネルギー）エレクトロンを生成するために、比較的高いゲート電圧VGをコントロールゲート３８に与え、中位の高さのドレイン電圧VDをドレイン２２に与えることによりプログラムされる。ホットエレクトロンはトンネル酸化膜３２を横切りながら加速して、フローティングゲート３４に入り、フローティングゲート３８に捕獲される。これは、フローティングゲート３８が絶縁体（ポリ層間絶縁膜４０およびトンネル酸化膜３２）によって囲まれているからである。捕獲された電子に起因して、メモリセル２０のスレショルド電圧（VT）が上昇する。捕獲された電子によるメモリセル２０のスレショルド電圧（よって、チャネルのコンダクタンス）の変化こそが、メモリセル２０のプログラムを可能にしているものである。
メモリセル２０を読み出すためには、プログラムされたメモリセルのスレショルド電圧よりも低いが、プログラムされていないメモリセルのスレショルド電圧よりも高い、所定のゲート電圧が、コントロールゲート４４に印加される。もしメモリセル２０が導通するときは（例えば、セルのセンスされた電流が最低値を越える場合）、メモリセル２０はプログラムされていない（従って、メモリセル２０は第１論理状態、例えば「１」である）。反対に、もしメモリセル２０が導通しなければ（例えば、セルを流れる電流が閾値を越えない場合）、メモリセル２０はすでにプログラムされている（従って、メモリセル２０は第２論理状態、例えば「０」である）。従って、あるセルがプログラムされているのかいないのかを決定するためには（従って、メモリセル２０のデータの論理状態を特定するには）、各メモリセル２０を読み出す必要がある。
メモリセル２０を消去するためには、比較的高い電圧VSをソース２４に印加し、コントロールゲート４４を負電位（VG＜0ボルト）に保持する一方、ドレイン２２は浮動電位にしておいてよい。このような条件下において、フローティングゲート３８とソース領域２４の間のトンネル酸化膜３２に強電界がかかる。フローティングゲート３８に捕獲されている電子は、フローティングゲート３８がソース領域２４にかぶさっている箇所に向かって流れ、集積し、トンネル酸化膜３２を通ったトンネリングの方法によって、フローティングゲート３８からソース領域２２に引き抜かれる。その結果として、電子がフローティングゲート３８から取り除かれると、メモリセル２０は消去される。
従って、フラッシュメモリ１０に様々な動作（例えば、プログラム、消去、読出し）を行わせるためには、フラッシュメモリ１０のセル２０の様々な端子（例えば、ソース、ドレイン、ゲート）に適切な電圧を与えなければならないことがわかる。しかしながら、上述のように、これらの与えられる電圧は、これまではフラッシュメモリ１０が接続される電源電圧から引き出されてきた。しかし、これらの動作を実行するのに必要な電圧を供給することができるほど電源電圧が高くない場合、フラッシュメモリ１０は動作不能な状態になり、またはある種のシステムには応用不可能になってしまう可能性がある。このような状態は、メモリ装置の低電力用途、例えば電源電圧が低い携帯型装置の応用用途において、発生し得る。または、メモリ装置内のメモリセルが、適切に読出し動作を行うためには個々のセルのドレインにおいてより高いビット線電圧を要求するデュアルビット構造を含む可能性がある。よって、電源電圧が適切な読出し動作を可能にするには不充分である状態において、ビット線電圧をブーストするための電圧ブースト回路が必要とされている。また、時間、温度、または負荷が変化する応用用途において、Vcc電源電圧が変化する場合、ブーストされた電圧はVccの変化を反映する。本発明は、電圧ブースト、および電圧ブースト回路内におけるVcc変動の影響を補償を提供することにより、これらの問題を解決し、または最小化するものである。これによって、Vcc変動に実質的に影響を受けないワード線ブースト電圧を可能にし、それによって読出し動作をより信頼性の高いものにすることができる。
図４は、プログラムされていないセル２５０のスレショルド電圧とプログラムされたセル２６０のスレショルド電圧とが大きく分離して分布していることの必要性を示す。読出しモード動作においては、読出しモードワード線電圧２３０が読出しマージン２４０のなかのどこか中間に選択される。次にワード線電圧２３０が特定のワード線に印加されて目的のフラッシュメモリセルが導通するかどうかを検出して、それによって、セルのスレショルド電圧がワード線電圧よりも高いのでセルがプログラムされている、またはワード線電圧よりも低いのでセルがプログラムされていない、ことの判定を行う。
もし、この検出のためにセルに印加されるブーストされたワード線電圧が、Vcc電圧の変動に影響を受けると、ワード線電圧が図4の読出しマージン２４０を越える可能性があるため、セルがプログラムされているかどうかの判定も不確かになる。セル読出しモードの判定にさらなる不確かさを加えるものとして、上述したように、電圧ブースト回路のブーストされた電圧に加えられる基準電圧もまた、Vcc電圧の変動の関数としての影響をいくらか受けることがある。従って、本発明のさらなる態様は、基準電圧およびブースト電圧の調整または補償を提供することにある。
図５ａは、メモリセルの読出し動作において、ワード線に電圧を供給する、従来の電圧ブースト回路３００を示す。ＡＴＤ時間期間３６０の間、ブースト（BOOST）信号３１２がロー（low）になり、高電圧インバータ３２７によって生成されるBOOSTHV信号がハイ（High）になる。高電圧インバータ３２７のVBOOST電位３２５が、例えば、ＮＭＯＳトランジスタ３３０の飽和導通（saturated conduction）を生じさせる。これによって、Ｖｃｃは実質的にトランジスタ３３０を通って伝わり、ブーストコンデンサＣＢ３２０をプリチャージし、コンデンサＣＬ３４０をＶｃｃにロードする。ここで、ＢＯＯＳＴ端子３１５は接地されている。ＡＴＤ時間期間の終りで、ＢＯＯＳＴ信号３１２がハイ（High）になって、トランジスタ３３０をオフにし、ＢＯＯＳＴ端子３１５は接地電位からＶｃｃに切り替わる。従って、ブーストコンデンサの蓄積電荷による電圧がＶｃｃ電圧に加えられ、ＣＢとＣＬとの間で電荷の共有を生じさせ、それによってＶｃｃよりは大きいが、Ｖｃｃの2倍よりは小さい、新しい電圧がＶＢＯＯＳＴ端子３１０が生成される。実際のＶＢＯＯＳＴ端子３１０の電圧は次のように計算される。
Ｑ＝ＣＶとすると
ＱＢ＝ＣＢＶｃｃ および ＱＬ＝ＣＬＶｃｃ となる。
ＶＢＯＯＳＴが安定した後、全体の電荷は、
ＱＴＯＴＡＬ（最後）＝ＱＴＯＴＡＬ（最初）
ＱＴＯＴＡＬ（最後）＝（ＶＢＯＯＳＴ−Ｖｃｃ）ＣＢ＋ＶＢＯＯＳＴＣＬ
従って、
（ＶＢＯＯＳＴ−Ｖｃｃ）ＣＢ＋ＶＢＯＯＳＴＣＬ＝（ＣＢ＋ＣＬ）Ｖｃｃ
これをＶＢＯＯＳＴについて解いて、
ＶＢＯＯＳＴ＝（（２ＣＢ＋ＣＬ）／（ＣＢ＋ＣＬ））Ｖｃｃ
ＣＢ＝ＣＬ＝Ｃの単純な場合を考えると
ＶＢＯＯＳＴ＝（３Ｃ／２Ｃ）Ｖｃｃ
ＶＢＯＯＳＴ＝（３／２）Ｖｃｃ
となる。
したがって、直感的に、従来技術の電圧ブースターのＶＢＯＯＳＴはＶｃｃと２Ｖｃｃの中間の電圧になることが証明できる。しかしながら、ＶＢＯＯＳＴはＣＢやＣＬの値とともに、Ｖｃｃの関数であることに注意してもらいたい。従って、Ｖｃｃが変化すると、ブースト電圧出力ＶＢＯＯＳＴもまた変化する。上述したように、そのようなＶＢＯＯＳＴの変化は、読出しエラーにつながるので、望ましくない。
図５ｂは、読出しモードタイミングのための、典型的なタイミンング表３５０および図５ａに具体的としてあげた電圧ブースターの出力を示すものである。図５ｂのタイミング表の一部は図５ａの従来技術の動作を示すのに用いられる。図５ｂのタイミング表の他の部分は図６以降において、本発明のシステムの実施形態の動作を説明する際に参照される。
図５ｂの時間ｔ０（３５５）において、アクセス遷移期間（Access Transition Period， ＡＴＤ）３６０はおおよそ１５から２０ｎｓの間、ハイになる。この期間において、接地されたブーストコンデンサ３２０および負荷コンデンサＣＬ（３４０）が、ＶＢＯＯＳＴ充電カーブ３６５として示されるように、おおよそ０からＶｃｃにプリチャージ（予備充電）される。時間ｔ１（３５６）において、ＡＴＤは再びローになり、ＢＯＯＳＴ端子３１２および３１５はＶｃｃに切替えられ、ブーストコンデンサＣＢ（３２０）がその電荷とＶｃｃ電源電圧を加えたものを負荷コンデンサＣＬ（３４０）と分け合うようにされ、それによって、ＶＢＯＯＳＴ充電カーブ３７０に示されるように、ＣＢおよびＣＬの共有電荷はＶｃｃからおおよそ４．５ボルトになる。電源電圧Ｖｃｃがおおよそ１．２ボルト変化する可能性があり、符号３８０に示されるように、ＶＢＯＯＳＴもまたおおよそ１．２ボルト変化し、符号３１０において示されるように、符号３１０におけるＶＢＯＯＳＴは、Ｖｃｃの関数である。LATCH_ENタイミング３７５は、本発明のＡ／Ｄ機能との関連において、後で詳細に説明する。この機能において、様々な比較器（コンパレータ）の出力はラッチされ、安定した出力電圧を確保する。LATCH_ENタイミング３７５が、例えば、時間ｔ１からおおよそ１０ｎｓから１２ｎｓ後の時間ｔ２（３５７）において始まり、ブースト動作の終了まで時間ｔ３（３５９）においても継続している。ここで、Ａ／Ｄコンバータの測定データが、Ａ／Ｄコンバータの出力においてラッチされる。
図６は、本発明の様々な態様を実行することができる、調整電圧ブーストシステム４００の実施形態を示すシステムレベルの機能ブロック図である。調整電圧ブーストシステム４００では、Ｖｃｃ４１５および接地電位４２０がアナログ・デジタル（Ａ／Ｄ）コンバータ４１０に入力され、電源電圧のレベルをサンプルし、測定する。これは、例えば、独立したバンドギャップ基準電圧回路４３０から出力される基準電圧ＦＶＲＥＦ４２５と、電源電圧Ｖｃｃによって設定された一以上の目的とする電圧レベルとを比較することで実行される。バンドギャップ基準電圧回路４３０は、波形４２６で示されるように、時間ｔ０においてスイッチオンになる。Ａ／Ｄコンバータ４１０は、一つまたはそれ以上の電圧レベル検出信号４３５（Ｖｃｃの判定値を反映している）を、電圧ブースト補償回路４４０に出力する。電圧ブースト補償回路４４０は、例えば、基準電圧４２５によって設定される目的の電圧レベルに対する測定された電源電圧レベルに応じて、一つ以上のブースト補償コンデンサの端子をＶｃｃまたは接地電位に切替えることによって、補償を生成する。ＡＴＤ時間期間の間、電圧ブースト回路４５０はタイミングモード信号ＢＯＯＳＴＨＶ４５５および回路４４０からの補償データを用いてブースト量を変化させ、それによってＶｃｃの変化に実質的に影響を受けない出力電圧ＶＢＯＯＳＴを生成する。例えば、回路４５０はブースト補償コンデンサを、ブーストコンデンサまたは負荷コンデンサのいずれかと並列に結合することができる。上述の実施形態においては、電圧ブースト回路４５０のＶＢＯＯＳＴ出力４７０は、最終目的レベルにまでブーストされる。
読出し動作では速度が高い優先度を持つので、本発明の発明者は、Ａ／Ｄコンバータを用いてＶｃｃを検出するのに、ＡＴＤ信号タイミングインターバルによる特長を用いることにした。これによって、Ｖｃｃの測定と、補償コンデンサの充電を別々に行って時間を無駄にすることがない。よって、ＡＴＤタイミングはブーストコンデンサと、負荷コンデンサを充電するために用いられ、Ｖｃｃの値を検出するためにも用いられる。
図７は、本発明の実施例として、図６の回路４１０に対応する、電源電圧レベル検出回路５７５（例えば、アナログ・デジタルコンバータ、デジタル温度計）を示す。回路５７５では、Ｖｃｃ電源電圧レベルがサンプリングされ、基準電圧回路５８０（例えば、おおよそ１．２ボルトのバンドギャップ基準回路）から出力される基準電圧ＦＶＲＥＦ５８５によって設定される基準レベルに対して比較される。電源電圧は比較器５９０によって、基準電圧ＦＶＲＥＦ５８５に対して比較される。比較は、ｎビットＡ／Ｄコンバータ５７５および分離した出力５９５、ＡＤ０からＡＤｎ（５９６，５９７，５９８）によって示される所望の解像度を達成するために必要なだけの数の独立した区切り（ビット）において行われる。簡略回路図５７５において、サンプリングされたＶｃｃが電圧分配器を介して比較器５９０の反転（インバータ）入力に与えられる。基準電圧ＦＶＲＥＦ５８５は非反転入力に印加される。しかしながら、Ｖｃｃに関する値をつきとめるのに使用可能な、電圧検出回路５７５から一つまたはそれ以上の出力を生成するための、その他の電源電圧をバイアスし分割する技術もよく知られている。そのような代替の検出回路も本発明の範疇に入るものである。時間ｔ２（３５７）に始まる、図５ｂのLATCH_ENタイミング３７５の間に、Ａ／Ｄコンバータ上のＶｃｃ測定データは、Ａ／Ｄコンバータの出力にラッチされ、これによって図８の補償コンデンサ５２０のセットをイネーブルにする（Ａ／Ｄ出力データが安定しているときにラッチする）。図７において、ラッチ機構が複数の比較器５９０に内在しており、しかしながら後述するように、そのようなラッチ機能が、もし必要であれば、個別回路として実現することもできる。
図８は、本発明の別の実施例として、図６の回路４４０に対応する、電圧ブースト補償回路５００を示す簡略回路図である。ＶＢＯＯＳＴ補償出力５１０は、ブーストコンデンサＣＢ５２５および負荷コンデンサＣＬ５４０を含む元のブースト回路要素の関数であるが、ブースト補償回路５０５がさらに追加されている。ブースト補償回路５０５は、図７の電圧検出回路５７５からのＡＤ０−ＡＤｎ同期（ｓｙｎｃ）入力からの入力を受ける。安定したラッチされたＡ／Ｄ出力からの対応するＡ／Ｄ同期入力によって補償コンデンサ５２０が選択されると、補償回路５０５が、基準電圧ＶＲＥＦ５８５によって設定された基準レベルに対する検出された電源電圧レベルに応じて、Ｖｃｃと接地電位との間で、ブースト補償コンデンサ５２０を切替えることができる。ＡＴＤ時間期間ＢＯＯＳＴＨＶスイッチ５３０が閉じると、Ｖｃｃ電圧が負荷コンデンサＣＬ５４０、ブーストコンデンサＣＢ５２５、選択されたブースト補償コンデンサＣ０．．．ｎ５２０、および負荷コンデンサ５４０をプリチャージする。ブーストコンデンサＣＢ５２５は、ＢＯＯＳＴ端子５２７によって接地電位に切替えられる。ブースト補償コンデンサＣ０．．．ｎ５２０は選択器５１５によって接地される。負荷コンデンサ５４０は接地されている。ＡＴＤ時間期間の終りで、ＢＯＯＳＴＨＶスイッチ５３０は開き、ブーストコンデンサＣＢ５２５のＢＯＯＳＴ端子５２７はＶｃｃに戻る。（検出されたＶｃｃのレベルに基き）選択されたブースト補償コンデンサＣ０．．．ｎ５２０もまた選択器５１５によってＶｃｃに切り替わる。この時点で、もしこれらのプリチャージされたコンデンサが負荷コンデンサに接続されていないとしたら、ＶＢＯＯＳＴは２Ｖｃｃまで上昇するであろう。しかしながら、負荷コンデンサＣＬ５４０は未だ接地されているので、選択されていない補償コンデンサ５２０は接地電位に切替えられる。これによって、コンデンサＣＢおよび選択されたコンデンサＣ０．．．ｎにプリチャージされた電荷は、ＶＢＯＯＳＴ出力５１０上のすべてのコンデンサの間で分配され、ブーストされた出力を最終目的レベルに持っていく。
図９は、図８に回路５００として説明された回路と等価の回路であって、本発明の一態様に従った、電圧ブースター５５０の回路図である。ＣＢｅｆｆはブースト回路５５０から見た有効全体（effective total）ブーストコンデンサ５６５であって、ＣＢと、電圧検出器によって選択されたすべてのコンデンサＣ０＋．．．Ｃｎとを含む。ＣＬｅｆｆは有効全体（effective total）負荷コンデンサ（５７０）であって、ＣＬと、ブースト回路５５０から見て、かつＶＢＯＯＳＴ５５５出力線に印加される、電圧検出器によって選択されなかったすべてのコンデンサＣ１＋．．．Ｃｎ＋１とを含む。従って、有効ブーストコンデンサＣＢｅｆｆおよび有効負荷コンデンサＣＬｅｆｆはＶｃｃの関数である。図９はＣＢｅｆｆおよびＣＬｅｆｆの任意の例にすぎないことに注意してもらいたい。
従って、本発明の一実施例における、図９の有効ＶＢＯＯＳＴ端子電圧５５５は、
ＶＢＯＯＳＴ＝（（２ＣＢ＋ＣＬ）／（ＣＢ＋ＣＬ））Ｖｃｃ とすると、
ＶＢＯＯＳＴ＝（（２ＣＢｅｆｆ＋ＣＬｅｆｆ）／（ＣＢｅｆｆ＋ＣＬｅｆｆ））Ｖｃｃ となる。
ここで、 ＣＢｅｆｆ＝ＣＢ＋Ｃ０＋．．．Ｃｎ （電圧検出器によって選択されたコンデンサ）
さらに、 ＣＬｅｆｆ＝ＣＬ＋Ｃ１＋．．．Ｃｎ＋１ （電圧検出器によって選択されなかったコンデンサ）
この解法において用いられたコンデンサの数は一定であることに注意してもらいたい。
図１０は、本発明の一態様に従った、Ａ／Ｄ回路６１０を用いた、電源電圧補償のための調整電圧ブーストシステム６００の回路図である。このシステムでは、電圧検出回路６１０として８ビットのＡ／Ｄコンバータを含み、これは電源電圧レベルを検出するのに、その電源電圧を、基準電圧供給回路６５２からの基準電圧ＦＶＲＥＦ出力６５５に対して比較する比較器６３０を用いる。このシステム６００はさらにブースト補償回路６２０を含む。ブースト補償回路６２０は、例えば、８つのラッチ回路６５３を含み、これらのラッチ回路は、出力電圧が安定している所定のタイミングで対応する比較器６３０の出力をそれぞれラッチできる。各ラッチ回路６５３は、選択的に対応するブースト補償コンデンサ６２６を、例えば、選択されたブースト補償コンデンサ６２５を、ブーストコンデンサＣＢまたは負荷コンデンサＣＬのそれぞれに並列に結合するように駆動する。システム６００はさらに電圧ブースト回路６４０を含む。電圧ブースト回路６４０は、ブーストコンデンサＣＢ、ＢＯＯＳＴＨＶプリチャージトランジスタ、および負荷コンデンサＣＬ（例えば、ワード線のキャパシタンス）を含む。入力基準電圧波形６５５は、この基準電圧がＡＴＤモードタイミングでターンオンすることを示している。出力ＶＢＯＯＳＴ波形６９５はｔ０とｔ１の間のプリチャージ曲線と、ｔ１とｔ２の間の電荷共有の充電曲線を示す。解析の最終結果として、本発明者は、おおよそ１．２ボルトのＶｃｃ電源電圧変動がある場合、８ビットの均等な重み付けの補償では、VBOOST６９５の調整応答の改善は、６９７の点でおおよそ０．４ボルトになる。これによって、VBOOSTを実質的に、よりVccに依存しないようにする。
図１０のシステム６００は次のように動作する。Vccの関数である複数の異なる電圧（６６１，６６２，６６３）が、それぞれ比較器６３０に入力される。比較器６３０は基準電圧ＦＶＲＥＦも受信する。従って、複数の比較器の出力６３５は、Ｖｃｃの値を反映したデジタルワード（例えば、０００１１１１１）を形成する。このデジタルワードは、例えば、図５ｂのLATCH_EN信号に従って、複数のラッチ回路６５３によってラッチされる。このデジタルワードはＶｃｃのレベル判定に役立ち、ワードの各ビットは図１０に示されるように、対応するコンデンサを駆動する。したがって、このデジタルワードに基き、コンデンサ６２５の特定の組み合わせが、ＣＢまたはＣＬと電気的にそれぞれ並列に接続される。これによって、ＣＢｅｆｆおよびＣＬｅｆｆに関係する値を変化させる。従って、このＶｃｃの値は、ＶＢＯＯＳＴが実質的にＶｃｃの変動の影響を受けないようにするために、ＣＢｅｆｆおよびＣＬｅｆｆを変化させるための補償として用いられる。上述したように、Ａ／ＤコンバータのＶｃｃ測定データは、LATCH_ENタイミング（図５ｂの３７５）において、Ａ／Ｄコンバータ６３０の出力６３５にラッチされ、同時に、デジタルワードを反映する、補償回路６２０の補償コンデンサ６２５のセットが選択される。
本発明のある態様において、図１０のラッチ回路６５３は、図１１の回路７００として使用可能である。ラッチ回路７００は、LATCH_EN信号７２０によってイネーブルにされ、データ値（例えば、ＡＤ０）を通過させる。このデータ値は、次に、ブースト信号７４０の遷移に応じて、対応するコンデンサ端子７３０に送られる。ブースト信号７４０を用いることによって、例えば、各ラッチ回路について、データ値はＡＴＤタイミングの間はコンデンサに出力されない。図１１にラッチ回路７００を一実施形態として示しているが、その他のラッチ機構、回路、システムを必要に応じて使用可能であることを理解していただきたい。そのような代替物も本発明の範疇に入るものである。
図１２は、本発明の一態様に従った、Ａ／Ｄ回路８１０を用いた、電源電圧補償のための調整電圧ブーストシステム８００の回路図である。この回路は、図１０の回路と似ているが、２組のメタルオプション（metal option）抵抗器回路８６０、８７０が追加されている点が異なる。これらの抵抗器回路は、スパンの選択的なトリミング、Ａ／Ｄ８１０の比較器８３０をバイアスする抵抗器分圧チェーン（divider chain）のオフセットを提供する。これらのメタルオプション抵抗器回路は、バンドギャップ基準電圧回路８５２のトリミングおよびマッチングを行い、Ａ／Ｄ８１０の比較器８３０の所望のスイッチング電圧のために望ましいFVREF８５５の出力を提供する。本発明のその他の態様において、抵抗器のはしご形回路網（ladder network）が図１０、１２のＶｃｃ検出回路６１０、８１０にそれぞれ用いられ、Ｖｃｃに対する基準電圧ＦＶＲＥＦの変動をさらに補償するように設計される。上述のように、ＦＶＲＥＦは、例えば、バンドギャップ基準型の回路によって生成される基準電圧である。従って、ＦＶＲＥＦは完全に一定ではなく、電源電圧Ｖｃｃの変動に対してわずかに変動する値である。例えば、目的の基準電圧が１．２ボルトのバンドギャップ基準回路の例では、Ｖｃｃがおおよそ２．６ボルトから３．５ボルトの間で変動したときに、これに対応して、実際にはおおよそ１．１５ボルトから１．２５ボルトの範囲で変動する。もしＦＶＲＥＦがＶｃｃに対して変化した場合には、比較器出力（例えば、ＡＤ０−ＡＤ７）におけるデジタルワードは求められているような、Ｖｃｃの正しい値を正確に反映することが困難である、ことは理解できるであろう。
従って、本発明の一態様において、Ｖｃｃの実際の値を正確に判定するために、Ｖｃｃの変動に起因する、ＦＶＲＥＦの変動を補償するような、抵抗器はしご形回路網（ladder or network）の抵抗値が選択される。この補償は、次のような方法で実現される。まず最初に、抵抗器はしご形回路網が受け入れられるバイアス電流が選択される。これは、例えば、Ｖｃｃ＝３ボルトで、３００μＡ（マイクロアンペア）である。従って、Ｖ＝ＩＲだから、抵抗器回路網の全体としての抵抗値Ｒは、Ｒ＝（３Ｖ）／（３００μＡ）＝１０Ｋオームと求められる。ここで、第１比較器が特定のＶｃｃの値（例えば、２．６５ボルト）でスイッチしなければならないとする。このとき、バンドギャップ基準回路（ＦＶＲＥＦを生成するのに用いられる）の特性を用いて、Ｖｃｃ＝２．６５ボルトのときのＦＶＲＥＦが１．１５ボルトであると決定される。従って、上記の値を用いて、上述の基準を満たすために必要な、抵抗器はしご形回路網内の適切な抵抗値を決定することができる。
従って、例えば、Ｖｃｃが２．６５ボルトのときにトリップする必要がある上記特定の比較器（例えば、ＡＤ０についての、図１０の比較器６３０）について、Ｖｃｃが２．６５ボルトのときにＦＶＲＥＦが１．１５ボルトであることを前提にすると、電圧分圧回路は図１３のように評価される。ここで、Ｒ０＋Ｒ１は抵抗器回路網の全体としての抵抗値であり、Ｒ０は特定の比較器より上の抵抗値の合計を示し、Ｒ１はその特定の比較器より下の抵抗値の合計を示す。電圧分圧器の原理を用いて、
［Ｒ１／（Ｒ０＋Ｒ１）］Ｖｃｃ＝ＦＶＲＥＦ であって、
Ｒ０＋Ｒ１＝１０Ｋオーム，Ｖｃｃ＝２．６５ボルト、およびＦＶＲＥＦ＝１．１５ボルト（この例において）を置換して、最初にＲ１について、次にＲ０について解くと、
［Ｒ１／１０ＫΩ］（２．６５Ｖ）＝１．１５Ｖ， Ｒ１≒１４．３４ＫΩ
よって、Ｒ０≒５．６６ＫΩ
同様に、例えば、次の比較器がＶｃｃ＝２．８ボルトでスイッチしなければならないとすると、Ｖｃｃ＝２．８ボルトについて、ＦＶＲＥＦは特定の値を持つ。このような値を用いて、まず選択された比較器がトリップする値を決定して、Ｖｃｃに対してどのようにＦＶＲＥＦが変化するのかを知ることによって、上述の解析を次の比較器のノードについて（必要であれば、さらに次の比較器ノードについても）繰り返すことができる。従って、Ｖｃｃの変動に起因するＦＶＲＥＦの変動にも関わらず、実際のＶｃｃの値を正確に反映する比較器出力を補償するための、電圧分圧ネットワークにおける各抵抗値を決定することができる。
本発明の他の態様において、メモリ装置内のブースト動作を調整する方法が提供される。当該方法は、本明細書に図示され、説明されたメモリ装置に用いることができ、またその他のメモリ装置にも用いることができる。図１４を参照して、メモリ装置のブースト動作を調整するための方法９００が説明されている。この方法９００は、一連の操作または出来事として図示され、説明されているが、本発明は、そのような操作または出来事の図示された順番に限定されるものではなく、本発明に従って図示され、説明された順番とは違って、いくつかのステップは異なる順番で発生し、および／または他のステップと同時に生じる。さらに、本発明に従った方法を実現するのに、すべての図示されたステップは必要でない。さらに、方法９００は、本明細書に図示し、説明した装置およびシステムに関連して実行することができるうえ、図示されていないその他のシステムにおいても実行することができることが理解できるであろう。
方法９００は、電圧レベル検出回路に電源電圧を与えるステップ、電圧誤差（supply error）に応じて電圧ブースト補償回路内の１つまたはそれ以上のコンデンサを制御するために、基準電圧によって設定される目的値に対するレベルの差を判定するステップ、および電圧ブースト回路の出力に反映された電圧レベル誤差を修正するステップを含む。調整ブースト動作方法はステップ９０２で始まる。ステップ９０４で、電源電圧（例えば、Ｖｃｃ）がサンプリングされ、電源電圧検出回路（例えば、アナログ・デジタルコンバータ、デジタル温度計）によって測定される。ステップ９０６において、電源電圧（レベル）検出回路は、基準電圧によって設定された目的値とＶｃｃとを比較することによって、１つまたはそれ以上の電源電圧レベル検出信号（例えば、図６のＡ／Ｄ４１０からの４３５）を生成する。この電源電圧レベル検出信号は、ステップ９０８で、ブースト補償回路に与えられる。ブーストされた電圧は電源電圧よりも高い。
ステップ９１０で、ブースト補償回路は、１つまたはそれ以上のブースト電圧補償信号（例えば、図６の４４０の出力４４５）を生成する。ブースト電圧補償信号は、ステップ９１２で、電圧ブースト回路（例えば、図６の４５０、図１０のコンデンサ６２５の下部に対して）に与えられる。その後、与えられた補償によって調整されたブースト電圧ＶＢＯＯＳＴがステップ９１４で生成され、メモリセルに記憶されたデータの値を確実にする。調整されたブースト動作は、ステップ９１６で終了する。方法９００は、メモリ装置の続く電圧ブーストおよび読出し動作のために反復することができる。従って、方法９００は、Ｖｃｃ電圧変動を補償するためにＡ／Ｄコンバータを用いる電圧ブースト回路における迅速、正確な電圧ブーストを実現する。ブーストされた電圧は、フラッシュメモリアレイの読出し動作の間、コアのセルに供給されうる。従って、方法９００は、Ｖｃｃの変動から実質的に影響を受けない、ＶＢＯＯＳＴ電圧を供給する。本発明に従って、この方法に修正、変更を行っても、ブーストされた電圧の補償や、調整を達成することが可能である。
本発明を１またはそれ以上の実施形態に沿って図示し、説明してきたが、この明細書および添付の図面を読み、理解した当業者であれば、等価な変形例または修正を加えることは容易いことである。特に、上述の要素（アセンブリ、デバイス、回路等）によって実行される様々な機能、そのような要素を説明するのに用いた用語（「手段」についての参照を含む）は、特にことわりのないかぎり、説明した要素の特定の機能を実現するどのような要素にも対応することを意図しており（つまり、機能的に等価）、たとえ、本発明の実施形態としてここに示された、そのような機能を実現する構造と構造的に等価でないとしても同様である。さらに、いくつかの実施形態のうちの１つだけに関して、本発明の特徴が開示されているとしても、そのような特徴は、特定の用途において必要に応じて、さらに有効に、その他の実施形態の１以上の他の特徴と組み合わせることができる。さらに、「含む（include）」という言葉が、詳細な説明においても、特許請求の範囲においても用いられているが、この言葉は包括的な意味を意図しているものであり、その意味において含む（comprising）と同様である。
回路およびそれに関する方法は、Ｖｃｃの変動にも関わらずブースト電圧出力を調整する、補償を行うブースト回路を提供するための、集積回路の設計の分野において用いることができる。
メモリ装置の典型的なレイアウトを示す平面図。 メモリ回路の典型的なコア部分を示す回路図。 従来のスタックゲートメモリセルの部分断面図。 典型的な従来のフラッシュメモリアレイの複数のコアセルについての、プログラムされたセルのスレショルド電圧の分布と、プログラムされていないセルのスレショルド電圧の分布とを示す分布図およびそれら分布の間の典型的な読出しマージンを示す図。 メモリセルを読み出すための、典型的な従来の電圧ブースト回路の簡略回路図。 典型的な読出しモードのタイミングと図５ａの電圧ブースト回路の出力とを示す簡略タイミング図。 本発明の様々な態様を実行することができる、調整電圧ブーストシステムのシステムレベルの機能ブロック図。 本発明の実施例としての、電源電圧レベル検出回路を示す回路図。 本発明の別の実施例としての、電圧ブースト補償回路を示す回路図。 本発明の一態様に従った、電圧ブースト回路の等価回路の回路図。 本発明の一態様に従った、Ａ／Ｄ回路を用いた、電源電圧補償のための調整電圧ブーストシステムの簡略回路図。 本発明に従った、具体的なラッチ回路の回路図。 本発明の一態様に従った、分圧チェーンをトリミングするための２組の抵抗器メタルオプションを持つ、Ａ／Ｄ回路を用いた、電源電圧補償のための調整電圧ブーストシステムの簡略回路図。 本発明に従った、電圧分圧比における正しい回路網の抵抗値をもつ比較器の回路図。 本発明の一態様に関する、調整ブースト動作の方法を示す流れ図。

Claims (10)

  1. 読出し動作のための調整ブーストワード線電圧を生成するシステムであって、
    電源電圧の値（４１５）を検出して、それに関連する１またはそれ以上の出力信号（４３５）を生成するように構成された電源電圧検出回路（４１０）と、
    電源電圧を受信して、前記電源電圧よりも大きな値を持つ、ブーストされたワード線電圧（４７０）を生成することが可能な電圧ブースト回路（４５０）と、
    前記電源電圧検出回路（４１０）および前記電圧ブースト回路（４５０）に動作可能に結合され、前記電源電圧検出回路（４１０）からの１またはそれ以上の出力信号（４３５）を受信して、この１またはそれ以上の出力信号（４３５）に基いて前記電圧ブースト回路（４５０）に関する負荷を変化させることが可能であり、これによって前記ブーストされたワード線電圧（４７０）を前記電源電圧の値（４１５）から実質的に独立したものとする、システム（４００）。
  2. 前記電源電圧検出回路（４１０，５７５）は、アナログ入力として前記電源電圧の値（４１５，５７８）を受信し、前記電源電圧の値（４１５，５７８）を表す多ビットワード（４３５，５９５）を生成することができる、アナログ・デジタルコンバータ（４１０，５７７）を含む、請求項１記載のシステム（４００，５００）。
  3. 前記電源電圧検出回路（５７５）は、
    電圧基準回路（５８０）と、
    前記電圧基準回路（５８０）に結合された第１入力と、前記電源電圧（５７８）に関係する複数の電圧（５９１，５９２，５９３）のうちの１つに結合された第２入力とをそれぞれ有する複数の比較器（５７７）であって、前記各比較器の出力の集合は、前記電源電圧の値（５７８，４１５）を表すデジタルワード（５９５，４３５）を形成する複数の比較器とを含む、請求項１記載のシステム（４００）。
  4. 前記電圧ブースト回路（４５０，５０５）はさらに、
    スイッチ（５１４）を介して前記電源電圧に選択的に結合される第１端子（５１０）と、ブースト信号（５２７）に結合される第２端子とを有するブーストコンデンサ（５２５）と、
    前記ブーストコンデンサ（５２５）の第１端子に結合され、前記電圧ブースト回路（５１０）の出力を形成する第１端子（５１０）と、回路の接地電位に結合される第２端子とを有する負荷コンデンサ（５４０）とを含み、
    前記スイッチが閉じると（５１４）、前記ブースト信号（５２７）がローになり、前記ブーストコンデンサ（５２５）および負荷コンデンサ（５４０）がおおよそ前記電源電圧の電圧値にまで充電され、前記スイッチ（５１４）が開くと、前記ブースト信号（５１０）がおおよそ前記電源電圧と同じハイレベルになり、前記ブーストコンデンサおよび前記負荷コンデンサは電荷の共有を行い、それによって前記第１端子それ自身を前記電源電圧の値よりも大きいブースト電圧値にまで上昇させ、このブースト電圧値は前記ブーストコンデンサ（５２５）および前記負荷コンデンサ（５４０）のキャパシタンスの関数である、請求項１記載のシステム（４００）。
  5. 前記電圧ブースト補償回路（５０５）は、
    それぞれ、前記ブーストコンデンサ（５２５）および前記負荷コンデンサ（５４０）の第１端子に結合された第１端子（５１０）と、前記電源電圧検出回路（５７５）からの１またはそれ以上の出力信号（５９５）に基いて、回路の接地電位または前記電源電圧におおよそ等しい電位に選択的に結合される第２端子とを有する複数の補償コンデンサ（５２０）であって、前記複数の補償コンデンサ（５２０）の１またはそれ以上を前記ブーストコンデンサ（５２５）または前記負荷コンデンサ（５４０）と並列に結合させ、前記電源電圧の値（５７８）に基き前記電圧ブースト回路（５００）の負荷を調整する、複数の補償コンデンサ（５２０）を含む、請求項４記載のシステム（５００）。
  6. 前記電源電圧検出回路（４１０，６１０）はさらに、
    電源電圧の値（４１５）に関連する１またはそれ以上の電圧（６６１，６６２，６６３）との比較のための基準電圧（４２５，６５５）を供給可能な基準電圧回路（４３０，６５２）を含み、
    前記基準電圧と前記電源電圧の値に関連する１またはそれ以上の電圧との比較によって、前記電源電圧の値（４１５）に関連する１またはそれ以上の出力信号（４３５，６３５）を生成する、請求項１記載のシステム（４００，６００）。
  7. 電源電圧の変動から実質的に独立している、フラッシュメモリ装置のワード線読出し電圧を生成する方法であって、
    前記電源電圧（９０４）の値を検出するステップと、
    前記検出された電源電圧の値に応答して、前記ワード線読出し電圧（９０４）の生成に用いられる電圧ブースト回路（９１０，９１２）の負荷状態を変化させて、この負荷状態の変化が、前記電源電圧の変動から前記ワード線読出し電圧を実質的に独立させるステップとを含む方法（９００）。
  8. 前記電源電圧（９０４）の値を検出するステップは、
    前記電源電圧の値（９０４）をアナログ・デジタルコンバータに入力するステップと、
    前記電源電圧の値に関連する多ビットデジタルワード（９０６）を生成するステップを含む、請求項７記載の方法（９００）。
  9. 前記電源電圧（９０４）の値を検出するステップは、
    前記電源電圧の値に関連する複数の電圧値を生成するステップと、
    前記複数の電圧値のそれぞれを基準電圧値と比較するステップと、
    前記比較（９０６）のそれぞれに関係したデジタル出力値を生成して、それによって多ビットデジタルワードを生成し、前記電源電圧値を表すステップとを含む、請求項７記載の方法（９００）。
  10. 前記電圧ブースト回路が、前記電圧ブースト回路の出力ノードに結合される第１端子と、ブースト信号に結合される第２端子とを有するブーストコンデンサと、回路の接地電位に結合される第１端子と、前記出力ノードに結合される第２端子とを有する負荷コンデンサとを含み、前記負荷状態を変化させるステップ（９１０，９１２）は、
    複数の補償コンデンサの第１端子を前記電圧ブースト回路（９０８）の前記出力ノードに結合するステップと、
    前記ブースト信号が前記電源電圧のレベルにおおよそ等しいレベルにまで遷移するのを許可するステップと、
    前記検出された電源電圧の値に応じて、前記複数の補償コンデンサ（９１２）のうちの１または２以上の第２端子を電源電圧レベルに結合し、残りの前記補償コンデンサの第２端子を回路接地電位に結合し、それによって、前記検出された電源電圧の値に応じて、前記ブーストコンデンサおよび前記負荷コンデンサに関連する有効キャパシタンスを変化させるステップとを含む、請求項７記載の方法（９００）。
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