JPH01258290A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １丘圀ヱ 本発明は記憶装置に関し、特に書込みクロックに同期し
てデータを順次書込み、読出しクロックに同期してデー
タを順次読出すＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓ
ｔ　０ｕｔ）メモリに用いて好適な記憶装置に関する。

良米弦逝 従来のこの主の記憶装置には第２図に示す如き単位記憶
回路が用いられている０図において、第１のインバータ
１の入力及び出力に第２のインバータ２の出力及び入力
が夫々接続されている。第１のインバータ１の入力はＣ
ＭＯ３）ランジスタ３及び６からなる入カドランスファ
ゲートを介して共通入力データ線５に接続され、第１の
インバータ１の出力はＣＭＯＳトランジスタ８及び９か
らなる出カドランスファゲートを介して共通出力データ
線１２に接続されている。

トランジスタ３及び６からなる入力ゲートは、入力制御
線４に供給されるライトアドレスの正相及び逆相（イン
バータ７による）信号によりオンオフ制御される。また
、トランジスタ８及び９からなる出力ゲートは、出力制
御線１１に供給されるリードアドレスの正相及び逆相（
インバータ１０による）信号によりオンオフ制御される
。

いまここで、正電ａ電位を論理“１”とし、負電源電位
を論理“０”とすると、ライトアドレス４が“１°°と
なると、入力データ線５より入力されたデータが第１及
び第２のインバータ１及び２からなる記憶部に書込まれ
る。リードアドレス１１が“１”となると、記憶部に記
憶されているデータが出力データ線１２から読出される
。

第４図は第２図に示した単位記憶回路を用いてＦＩＦＯ
メモリを構成した場合の回路図である。単位記憶回路２
３の入力データ線５及び出力データ線１２を夫々共通と
してメモリセルアレイ２４と、セット付きＤフリップフ
ロッグ２５及びリセット付きＤフリップフロッグ２６に
よって構成されるライトアドレスカウンタ２７と、ライ
トアドレスカウンタ２７と同様にセット付きフリップフ
ロップ２５及びリセット付きりフリップフロップ２６に
よって構成されるリードアドレスカウンタ２８によって
構成されている。

次にかかるＦＩＦＯメモリの動作を説明する。８込み側
において、ライトリセットパッド３１より“１′のリセ
ット信号が入力されると第１ビツト目のセット付きＤフ
リップフロッグ２５の出力は“１”に、第２ビツト目以
降のリセット付きりフリップフロップ２６の出力はすべ
て“０”となる。

第１ビツト目のセット付きＤフリップフロッグ２５の入
力は最終ビットのリセット付きＤフリップフロップ２６
の出力に接続されているので、ライトクロック入力パッ
ド３２よりクロック信号が入力されるとフリップフロッ
プ゛２５の“１”はＩＩＪｌ！次後のビットに移動する
。

各記憶回路２３は入力制御線１１がライトアドレスカウ
ンタ２７の各Ｄフリップフロップ２５゜２６の出力にそ
れぞれ接続されており、従って、データ入力パッド３３
より入力されたデータはライトクロック信号によって、
順次記憶回路２３に記憶されていく。

読出し側も同様で、リードセット入力パッド３６に入力
される“１”のリセット信号と、リードクロック入力パ
ッド３５より入力されるリードクロック信号とによって
、第１ビツト目から順次データ出力パッド３４よりデー
タが出力される。

この様に構成された記憶装置では、電源投入時に、読出
し側においては、リードリセット信号が入力されないと
Ｄフリップフロップの出力は不確定となることから、“
１”を出力するものが複数存在したり、′１″を出力す
るものが１つもないことが生じる。

前者の場合には、同時に複数の記憶回路の出カドランス
ファゲートがオンとなり、共通出力データ線１２上にお
いて記憶出力が衝突して、夫々の出力が異なる論理値の
場合には、第５図に示す様に、記憶回路間で貫通電流３
７が流れるという欠点がある。また、後者の場合、すな
わち、°゛１”を出力するものが１つもない場合には、
川向データ線１２がフローティングとなるために、出力
データ線１２を入力とする出力バッファ（第４図では３
０で示すバッファ）にＣＨＯ３を使用すると、このバッ
ファ３０に不安定な貫通電流が流れるという欠点がある
。

九肌立旦尤 そこで、本発明はかかる従来技術の欠点を解決すべくな
されたものであって、その目的とするところは、電源投
入時における異常な貫通電流の防止を図った記憶装置を
提供することにある。

九肌ΩＪ蕉 本発明によれば、第１のインバータと、このインバータ
の入力及び出力に夫々出力及び入力が接続された第２の
インバータとにより構成される単位記憶回路を複数組設
け、これ等単位記憶回路をアドレス信号により択一的に
指定してこの指定された単位記憶回路の記憶出力を共通
出カデータ線に読出すようにした記憶装置であって、前
記単位記憶回路の各々において、前記アドレス信号によ
りオン制御され記憶出力を導出するゲート手段と、この
ゲート出力によりオンオフ制御されてオン時に前記共通
出力データ線を１つの論理レベルにクランプするクラン
プ手段とを設け、前記単位記憶回路の全てに共通に、前
記共通出力データ線を他の論理レベルにプルアップする
プルアップ手段と、前記共通出力データ線を前記能の論
理レベルにプリチャージするプリチャージ手段とを設け
、データ読出しの初期時に前記プリチャージ手段により
前記共通出力データ線をプリチャージして後、データ読
出し動作をなすようにしたことを特徴とする記憶装置が
得られる。

曳１コ 以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の実施例の回路図であり、第２図と同等
部分は同一符号により示している６図において、第２図
の出カドランスファゲートの代りに２人カッアゲート１
３及びインバータ用ＮＨＯ３）ランジスタ１４を用いて
おり、ノアゲート１３の１人力にインバータ１の出力を
供給し、このノアゲート１３の出力をトランジスタ１４
のゲートへ印加している。このトランジスタ１４のソー
スはアース電位（論理“０”レベル）１５に接続され、
ドレインが共通出力データ線１２となっている。

従って、記憶出力（インバータ１の出力）が“１”であ
れば、ゲート１３及びトランジスタ１４を介して共通出
力データ線１２が“０”レベルにクランプされることに
なる。

一方、ゲート及びドレインが正電源（論理“１”レベル
）１７に接続されたＮＨＯ３トランジスタ１８が設けら
れており、共通出力データ線１２を常時“１″レベルに
プルアップするようになっている。

また、この抵抗１８と並列にスイッチング用のＮＨＯＳ
トランジスタ１６が設けられており、このトランジスタ
１６のオン動作により、共通出力データ線１２を強制的
に“１”レベルにチャージアップするものである。

このスイッチングトランジスタ１６のゲートにはクロッ
ク信号２０がインバータ１９を介して印加されており、
このクロック信号２０はまた２人力ナンドゲート２１の
１人力となっている。このナントゲート２１の色入力に
は読出しアドレス信号２２が印加されており、このゲー
ト２１の出力が先の２人カッアゲート１３の色入力とさ
れている。

この記憶回路のデータ入力部分の回路については、第２
図の従来例と同様であり、その説明は省略する。

かかる構成において、データ書込みを行う場合には、第
２図と同様であるが、データ読出し時には、先ずクロッ
ク入力２０に“０”が入力され、プリチャージ用のスイ
ッチングトランジスタ１６がオンとなることから、共通
出力データ線１２は瞬時にＩＨにプリチャージされる。

次に、タロツク入力２０に“１”が印加されると、トラ
ンジスタ１６がオフとなり、抵抗１８の作用により共通
出力データ線１２は′１″にプルアップされた状態とな
り、プリチャージ時のレベルを維持する。ここで、リー
ドアドレス２２が１”となり、インバータ１の出力が“
０”のときのみノアゲート１３の出力は“１″となり、
インバータトランジスタ１４はオンとなる。よって、共
通出力データ線１２は“ｏ″に強制的にクランプされる
ことになり、その結果、“０”のデータが読出されたこ
とになるのである。

インバータ１の出力が“１”のときには、ノアゲート１
３の出力は“０′°のままであるために、インバータト
ランジスタ１４はオフであり、よって共通出力データ線
１２はプリチャージ時の“１”レベルを維持しているこ
とがら、リードアドレス２２の“１″に応答して“１″
のメモリ内容が読出されたことと等価となるのである。

第３図は第１図の記憶回路をＦＩＦＯメモリに適用した
場合の回路図であり、第１図及び第４図と同等部分は同
一符号により示している。

共通出力データ線１２をプリチャージするトランジスタ
１６と、このプリチャージ電位を維持しつつプルアップ
する抵抗１８と、プリチャージトランジスタ１６に対す
るゲート制ｔｎ電圧を印加するインバータ１９とがプリ
チャージ回路３７として示されており、すべての単位記
憶回路２３に対して共通に設けられている。他の構成は
第４図のそれと同等となっている。

最初に、スイッチングトランジスタ１６をオンとして共
通出力データ線１２を“１”にプリチャージしておき、
以降抵抗１８によりｌ”にプルアップしておくことによ
り、読出しが行なわれない場合に複数の記憶回路２３が
何等かの要因で同時に選択されることがあっても、第５
図に示した様な単位記憶回路相互間の貫通電流は流れな
い。

これは、各単位記憶回路２３のリード出力部がトランジ
スタ１４のオープンドレイン型式とされ、ワイアードオ
アの論理構成となっているためである。また、いずれの
単位記憶回路が選択されない場合にも、出力データ線１
２は抵抗１８によりプルアップされているために、フロ
ーティング状態とはならず、よって出力バッファ３０に
不安定な電流が流れることはないのである。

几匪座荒」 本発明によれは、共通出力データ線をプリ千寸−ジして
このプリチャージレベルを維持する手段を設け、また各
単位記憶回路の各々にアドレス信号によりオン制御され
記憶出力を導出するゲート手段と、このゲート出力によ
りオンオフ制御されオン時に共通出力データ線のプリチ
ャージレベルを放電して他のレベルにクランプする手段
を設けることにより、共通出力データ線が常にフローテ
ィングの不安定状態となることがなく、よって安定状態
を維持するという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は従来の単位
記憶回路の回路図、第３図は第１図の回路を適用したＦ
ＩＦＯメモリの回路ブロック図、第４図は第２図の回路
を適用したＦＩＦＯメモリの回路ブロック図、第５図は
従来のＦＩＦＯメモリの欠点を説明するための図である
。 主要部分の符号の説明 １．２・・・・・・インバーータ １２・・・・・・共通出力データ線 １３・・・・・・ノアゲート １４・・・・・・クラン１用トランジスタ１６・・・・
・・プリチャージ用スイッチングトランジスタ １８・・・・・・抵抗 ３７・・・・・・プリチャージ回路

Claims (1)

【特許請求の範囲】
1. （１）第１のインバータと、このインバータの入力及び
   出力に夫々出力及び入力が接続された第２のインバータ
   とにより構成される単位記憶回路を複数組設け、これ等
   単位記憶回路をアドレス信号により択一的に指定してこ
   の指定された単位記憶回路の記憶出力を共通出力データ
   線に読出すようにした記憶装置であって、前記単位記憶
   回路の各々において、前記アドレス信号によりオン制御
   され記憶出力を導出するゲート手段と、このゲート出力
   によりオンオフ制御されてオン時に前記共通出力データ
   線を１つの論理レベルにクランプするクランプ手段とを
   設け、前記単位記憶回路の全てに共通に、前記共通出力
   データ線を他の論理レベルにプルアップするプルアップ
   手段と、前記共通出力データ線を前記他の論理レベルに
   プリチャージするプリチャージ手段とを設け、データ読
   出しの初期時に前記プリチャージ手段により前記共通出
   力データ線をプリチャージして後、データ読出し動作を
   なすようにしたことを特徴とする記憶装置。