JPH0453095A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0453095A JPH0453095A JP2163515A JP16351590A JPH0453095A JP H0453095 A JPH0453095 A JP H0453095A JP 2163515 A JP2163515 A JP 2163515A JP 16351590 A JP16351590 A JP 16351590A JP H0453095 A JPH0453095 A JP H0453095A
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- Japan
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- semiconductor memory
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 230000003068 static effect Effects 0.000 abstract description 17
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＭＯＳインバータ回路により構成された
スタチックＲＡＭと導通、非導通があらかしめ決定され
ているＭＯＳトランジスタ群からなる半導体メモリ装置
からなる。
スタチックＲＡＭと導通、非導通があらかしめ決定され
ているＭＯＳトランジスタ群からなる半導体メモリ装置
からなる。
この発明はＣＭＯＳスタチックＲＡＭとＭＯＳトランジ
スタスイッチからなる不揮発性メモリにおいてＣＭＯＳ
スタチックＲＡＭを構成するＣＭＯＳインバータの出力
が前記ＭＯＳトランジスタスイッチの片側と接続され、
さらにこのＭＯＳ）ランジスタスイッチは導通、非導通
の状態があらかじめ決定されている。これにより通常は
ＣＭＯＳスタチックＲＡＭとして機能し、前記ＭＯ３Ｌ
ラントランジスタトを選択する一連の動作により、ＭＯ
Ｓ）ランジスタスインチの導通、非導通状態が伝搬され
るため、スタチックＲＡＭの初期状態を決定することが
できる。
スタスイッチからなる不揮発性メモリにおいてＣＭＯＳ
スタチックＲＡＭを構成するＣＭＯＳインバータの出力
が前記ＭＯＳトランジスタスイッチの片側と接続され、
さらにこのＭＯＳ）ランジスタスイッチは導通、非導通
の状態があらかじめ決定されている。これにより通常は
ＣＭＯＳスタチックＲＡＭとして機能し、前記ＭＯ３Ｌ
ラントランジスタトを選択する一連の動作により、ＭＯ
Ｓ）ランジスタスインチの導通、非導通状態が伝搬され
るため、スタチックＲＡＭの初期状態を決定することが
できる。
通常ＣＭＯＳＭＯＳスタチックは内部の記憶素子に対し
、外部から与えられた状態を書き込む動作を行うことで
はじめて記憶保持が可能となるが、この書き込み動作な
しにスタチックＲＡＭの初期状態を設定できるものはな
く、外部の読み出し専用メモリなどからデータを書き込
むことで初期状態を決定するものが一般的であった。
、外部から与えられた状態を書き込む動作を行うことで
はじめて記憶保持が可能となるが、この書き込み動作な
しにスタチックＲＡＭの初期状態を設定できるものはな
く、外部の読み出し専用メモリなどからデータを書き込
むことで初期状態を決定するものが一般的であった。
〔発明が解決しようとする！１題〕
上述したようにスタチックＲＡＭの初期状態を書き込み
動作により決定するものは、外部に読み出し専用メモリ
等が必要となり、コンピュータシステム（この場合ＣＰ
ＬＪを中心にメモリ、ハードディスク等のデバイスか
ら構成される装置を構築する際、部品点数が多くなり製
造コストが増加する欠点があった。この発明は上記のよ
うな事情に鑑みてなされたもので、その目的とするとこ
ろは外部の読み出し専用メモリのようなデバイスなしに
スタチックＲ Ａ． Ｍの初期状態を決定できる半導体
メモリ装置を提供することである。
動作により決定するものは、外部に読み出し専用メモリ
等が必要となり、コンピュータシステム（この場合ＣＰ
ＬＪを中心にメモリ、ハードディスク等のデバイスか
ら構成される装置を構築する際、部品点数が多くなり製
造コストが増加する欠点があった。この発明は上記のよ
うな事情に鑑みてなされたもので、その目的とするとこ
ろは外部の読み出し専用メモリのようなデバイスなしに
スタチックＲ Ａ． Ｍの初期状態を決定できる半導体
メモリ装置を提供することである。
（課題を解決するための手段〕
すなわち、この発明においては上記の目的を達成するた
めに、ＣＭＯＳスタチックＲＡＭのメモリセルを構成す
る１つのインバータの出力にあらかじめ導通、非導通の
状態が決定された１つのＭＯＳ｝ランジスタを接続し、
さらにこのＭＯＳトランジスタのゲー［は全て共通に接
続されている。
めに、ＣＭＯＳスタチックＲＡＭのメモリセルを構成す
る１つのインバータの出力にあらかじめ導通、非導通の
状態が決定された１つのＭＯＳ｝ランジスタを接続し、
さらにこのＭＯＳトランジスタのゲー［は全て共通に接
続されている。
このように構成することにより、、スタチックＲＡＭの
初期状態を上記ＭＯＳ｝ランジスタにより決定すること
が可能となる。
初期状態を上記ＭＯＳ｝ランジスタにより決定すること
が可能となる。
上記のような回路構成において、通常時はＣＭ０Ｓスタ
チ，りＲＡＭとして動作し、さらにトランジスタスイソ
チが、ＣＭＯＳスタチスタチックの１つのインバータの
出力に接続されているため、このトランジスタの導通状
態では“Ｌ．”し・ベルを、非導通状態では′″Ｈ″Ｈ
″レヘルチックＲＡＭへ伝搬することができる。
チ，りＲＡＭとして動作し、さらにトランジスタスイソ
チが、ＣＭＯＳスタチスタチックの１つのインバータの
出力に接続されているため、このトランジスタの導通状
態では“Ｌ．”し・ベルを、非導通状態では′″Ｈ″Ｈ
″レヘルチックＲＡＭへ伝搬することができる。
以下この発明の半導体メモリ装置の一実施例を図面を参
照して説明する。第１図はこの発明による半導体メモリ
装置の記憶素子部分を抽出して示すもので、一対のＣＭ
ＯＳインバータ回路を構成するＭＯＳ｝ランジスタＴ１
〜ＩＴ４と、ゲー１を共通にし、トランジスタの片側を
前記ＣＭＯＳインバータ回路の出力に接続したトランジ
スタＴ５、Ｔ６とＣＭＯＳインバータ回路の１つの出力
に接続したＭＯＳ｝ランジスタスイッチＴ７からなる。
照して説明する。第１図はこの発明による半導体メモリ
装置の記憶素子部分を抽出して示すもので、一対のＣＭ
ＯＳインバータ回路を構成するＭＯＳ｝ランジスタＴ１
〜ＩＴ４と、ゲー１を共通にし、トランジスタの片側を
前記ＣＭＯＳインバータ回路の出力に接続したトランジ
スタＴ５、Ｔ６とＣＭＯＳインバータ回路の１つの出力
に接続したＭＯＳ｝ランジスタスイッチＴ７からなる。
このような回路においてメモリの初期状態を決定するま
でフローを示す．まず一対のＣＭＯＳインバータ回路に
供給している電源端子ＶＲＣを“Ｌ”レベルにする。次
にトランジスタＴ５．Ｔ６の片側に接続されたビットラ
インＢＩＴａ，ＢＩＴｂをそれぞれ″′Ｈ′レヘルレベ
″Ｌ”レベルにする．この状態でトランジスタＴ５．Ｔ
６のゲートに共通のワードラインＷＯＲＤを“Ｈ″レベ
ルすると、トランジスタＴ５，Ｔ６をＭＯＳ｝ランジス
タスイッチＴ７の共通部分ノード■が“Ｈ”の状態にチ
ャージされる．次にワードラインをＷＯＲＤを“Ｌ”レ
ベルにすると、トランジスタＴ５、Ｔ６はＯＦＦするた
め、光のノード■はフローティングＨ”の状態となる。
でフローを示す．まず一対のＣＭＯＳインバータ回路に
供給している電源端子ＶＲＣを“Ｌ”レベルにする。次
にトランジスタＴ５．Ｔ６の片側に接続されたビットラ
インＢＩＴａ，ＢＩＴｂをそれぞれ″′Ｈ′レヘルレベ
″Ｌ”レベルにする．この状態でトランジスタＴ５．Ｔ
６のゲートに共通のワードラインＷＯＲＤを“Ｈ″レベ
ルすると、トランジスタＴ５，Ｔ６をＭＯＳ｝ランジス
タスイッチＴ７の共通部分ノード■が“Ｈ”の状態にチ
ャージされる．次にワードラインをＷＯＲＤを“Ｌ”レ
ベルにすると、トランジスタＴ５、Ｔ６はＯＦＦするた
め、光のノード■はフローティングＨ”の状態となる。
次にＭＯＳ｝ランジスタスイッチＴ７のゲートに接続さ
れたラインＳＧを′″Ｈ１する．このとき、このＭＯＳ
｝ランジスタスイッチ７は予め導通、非導通の状態が決
定されているため、非導通状態の場合、ラインＳＧのレ
ベルにかかわらず、前記ノード■は“Ｈ゛の状態が接続
し導通状態の場合はラインＳＧが′Ｈ３によりＭＯＳト
ランジスタスイッチＴ７がＯＮするため、ノード■の状
態は“Ｌ″レベルなる。ここでラインＳＧを“Ｌ′″レ
ベルにしてＭＯＳトランジスタスイッチＴ７をＯＦＦさ
せる。
れたラインＳＧを′″Ｈ１する．このとき、このＭＯＳ
｝ランジスタスイッチ７は予め導通、非導通の状態が決
定されているため、非導通状態の場合、ラインＳＧのレ
ベルにかかわらず、前記ノード■は“Ｈ゛の状態が接続
し導通状態の場合はラインＳＧが′Ｈ３によりＭＯＳト
ランジスタスイッチＴ７がＯＮするため、ノード■の状
態は“Ｌ″レベルなる。ここでラインＳＧを“Ｌ′″レ
ベルにしてＭＯＳトランジスタスイッチＴ７をＯＦＦさ
せる。
次の電源端子ＶＲＣを“Ｈ゛レベルすることでＣＭＯＳ
インバータ回路が動作可能となる。このＣＭＯＳインバ
ータ回路は互いの入力と出力が相互接続されているため
帰還状態によりノード■の状態が記憶される．これによ
りメモリの初期状態をＭＯＳ（ランジスタスイッチＴ７
により決定することができる．さらにこのＭＯＳトラン
ジスタＴ７は導通、非導通の状態を任意に設定すること
ができるため、スタチックＲＡＭの初期状態を任意に決
定することができる。
インバータ回路が動作可能となる。このＣＭＯＳインバ
ータ回路は互いの入力と出力が相互接続されているため
帰還状態によりノード■の状態が記憶される．これによ
りメモリの初期状態をＭＯＳ（ランジスタスイッチＴ７
により決定することができる．さらにこのＭＯＳトラン
ジスタＴ７は導通、非導通の状態を任意に設定すること
ができるため、スタチックＲＡＭの初期状態を任意に決
定することができる。
以上説明したように、この発明はスタチックＲＡＭの初
期状態を外部の記憶装置なしに決定することができるた
め、コンピュータの立上げ時のデフォルト状態を決定す
ることを可能となる他、メモリセルの構造上スタチック
ＲＡＭに１つのトランジスタが接続されているだけなの
で高集積化に適している。また、外部に前記デフォルト
状態を決定するための記憶内容の固定化されたメモリ素
子を必要とし、ないため、 システムの構築上、部品 点数を少なくでき、コスト削減が可能となる。
期状態を外部の記憶装置なしに決定することができるた
め、コンピュータの立上げ時のデフォルト状態を決定す
ることを可能となる他、メモリセルの構造上スタチック
ＲＡＭに１つのトランジスタが接続されているだけなの
で高集積化に適している。また、外部に前記デフォルト
状態を決定するための記憶内容の固定化されたメモリ素
子を必要とし、ないため、 システムの構築上、部品 点数を少なくでき、コスト削減が可能となる。
第１図はこの発明の一実施例に係わる半導体メモリ装置
のメモリ索子部分の構成図を示す。 Ｔ１〜Ｔ６・・・ＭＯ５Ｉ−ランジスタＴ７・・・・Ｍ
ＯＳ）ランジスタスイノチＷＯＲＤ・・ワードライン ＢＩＴａ、ＢＩＴｂ・・・ビットライン以 上
のメモリ索子部分の構成図を示す。 Ｔ１〜Ｔ６・・・ＭＯ５Ｉ−ランジスタＴ７・・・・Ｍ
ＯＳ）ランジスタスイノチＷＯＲＤ・・ワードライン ＢＩＴａ、ＢＩＴｂ・・・ビットライン以 上
Claims (1)
- 随時読み書き可能な半導体メモリと記憶内容の固定され
た読み出し専用半導体メモリとからなる半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163515A JPH0453095A (ja) | 1990-06-20 | 1990-06-20 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163515A JPH0453095A (ja) | 1990-06-20 | 1990-06-20 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453095A true JPH0453095A (ja) | 1992-02-20 |
Family
ID=15775333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163515A Pending JPH0453095A (ja) | 1990-06-20 | 1990-06-20 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453095A (ja) |
-
1990
- 1990-06-20 JP JP2163515A patent/JPH0453095A/ja active Pending
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