KR20000024950A - 반도체 메모리장치의 2비트 프리페치용 칼럼 어드레스 디코더및 그 디코딩방법 - Google Patents

반도체 메모리장치의 2비트 프리페치용 칼럼 어드레스 디코더및 그 디코딩방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 2비트 프리페치(prefetch)용 칼럼 어드레스 디코더(address decoder) 및 그 디코딩(decoding) 방법에 관한 것이다. 본 발명은 데이터를 저장하는 다수개의 메모리 셀들과 상기 메모리 셀들 중 불량 메모리 셀을 대체하기 위한 리던던시(redundancy) 메모리 셀들을 구비하는 메모리 셀 어레이, 상기 메모리 셀들에 연결된 다수개의 비트선들, 다수개의 입출력선들, 상기 비트선들과 상기 입출력선들 사이에 연결된 다수개의 스위칭 수단들, 외부로부터 입력되는 어드레스의 하위비트들을 입력하고 상기 하위비트들 중 최하위비트가 "0"인 하위비트들을 프리디코딩(predecoding)하는 우수 프리디코더, 상기 우수 프리디코더에 의해 프리디코딩된 어드레스를 그 대응되는 상기 외부 어드레스의 하위비트들을 재생하는 역디코더, 및 상기 역디코더의 출력을 받아서 상기 리던던시 메모리 셀들 중 하나를 활성화시키는 리던던시 인에이블 신호를 발생하는 리던던시 인에이블 신호 발생부를 구비함으로써 반도체 메모리 장치의 데이터 처리 속도가 향상된다.

Description

반도체 메모리 장치의 2비트 프리페치용 칼럼 어드레스 디코더 및 그 디코딩 방법
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 2비트 프리페치(prefetch)용 칼럼 어드레스 디코더 및 그 디코딩 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위한 메모리 셀 어레이를 구비한다. 메모리 셀 어레이는 다수개의 메모리 셀과 상기 다수개의 메모리 셀들에 연결된 m개의 워드라인들과 n개의 비트선들을 구비한다. n개의 비트선들은 n개의 칼럼선택선 게이트들을 통하여 입출력선들에 연결된다. 메모리 셀 어레이에 저장된 데이터를 독출하기 위해서는 m개의 워드라인들 중에서 하나의 워드라인과 n개의 칼럼선택선 게이트들 중에서 하나의 칼럼선택선 게이트를 선택한다. 그러면, 선택된 워드라인에 연결된 메모리 셀의 데이터는 비트선들에 실리게 되고, 비트선들에 실린 데이터는 선택된 칼럼선택선 게이트를 통하여 입출력선에 실리게된다. 입출력선에 실린 데이터는 입출력 패드를 통하여 외부로 출력된다.
종래 기술에 따르면, 한번에 1개의 칼럼선택선 게이트를 활성화시켜서 메모리 셀 어레이로부터 1개의 데이터를 독출하거나 또는 메모리 셀 어레이로 1개의 데이터를 기입한다. 하지만, 반도체 메모리 장치를 이용하는 시스템 예컨대, 중앙제어장치(CPU)의 동작 속도가 빨라지면서 반도체 메모리 장치의 데이터 처리 속도도 향상될 것을 요구하고 있다. 따라서, 반도체 메모리 장치의 동작 속도를 향상시키기 위한 하나의 방편으로 메모리 셀 어레이에 데이터를 기입하거나 또는 메모리 셀 어레이로부터 데이터를 독출할 때 동시에 전송되는 데이터의 양이 증가시키는 방법이 있다. 동시에 전송되는 데이터의 양이 증가한다면 그만큼 반도체 메모리 장치의 데이터 처리 속도도 향상될 수가 있을 것이다.
따라서, 본 발명이 이루고자하는 기술적 과제는 하나의 어드레스를 입력하여 2개의 데이터를 동시에 독출 또는 기입하기 위한 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 메모리 셀 어레이로 입출력되는 데이터의 양을 증가시키기 위한 칼럼 어드레스 디코딩 방법을 제공하는데 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 도면.
도 2는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 도면.
도 3은 상기 도 1에 도시된 기수 프리디코더의 상세 회로도.
도 4는 상기 도 1에 도시된 우수 프리디코더의 상세 회로도.
도 5는 상기 도 1에 도시된 역디코더의 회로도.
도 6은 상기 도 1에 도시된 우수 칼럼선택선 리던던시 인에이블(redundancy enable) 신호 발생부의 회로도.
도 7은 상기 도 1에 도시된 기수 칼럼선택선 리던던시 인에이블 신호 발생부의 회로도.
도 8은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 칼럼 어드레스 디코딩 방법을 도시한 흐름도.
상기 기술적 과제를 이루기 위하여 본 발명은,
데이터를 저장하는 다수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 상기 메모리 셀들에 연결된 다수개의 비트선들, 다수개의 입출력선들, 상기 비트선들과 상기 입출력선들 사이에 연결된 다수개의 스위칭 수단들, 및 외부로부터 입력되는 어드레스를 디코딩하여 상기 스위칭 수단들 중 적어도 두 개의 스위칭 수단들을 동시에 활성화시켜서 대응되는 비트선들과 입출력선들을 전기적으로 연결시키는 어드레스 디코더를 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
데이터를 저장하는 다수개의 메모리 셀들과 상기 메모리 셀들 중 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀들을 구비하는 메모리 셀 어레이, 상기 메모리 셀들에 연결된 다수개의 비트선들, 다수개의 입출력선들, 상기 비트선들과 상기 입출력선들 사이에 연결된 다수개의 스위칭 수단들, 외부로부터 입력되는 어드레스의 하위비트들을 입력하고 상기 하위비트들 중 최하위비트가 "0"인 하위비트들을 프리디코딩하는 우수 프리디코더, 상기 우수 프리디코더에 의해 프리디코딩된 어드레스를 그 대응되는 상기 외부 어드레스의 하위비트들을 재생하는 역디코더, 및 상기 역디코더의 출력을 받아서 상기 리던던시 메모리 셀들 중 하나를 활성화시키는 리던던시 인에이블 신호를 발생하는 리던던시 인에이블 신호 발생부를 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은,
다수개의 비트선들, 다수개의 입출력선들, 상기 다수개의 비트선들과 상기 다수개의 입출력선들을 연결하는 칼럼선택선 게이트들 및 외부로부터 입력되는 칼럼 어드레스를 프리디코딩하는 칼럼 어드레스 디코더를 구비하는 반도체 메모리 장치의 칼럼 어드레스 디코딩 방법에 있어서, 외부에서 칼럼 어드레스를 상기 칼럼 어드레스 디코더에 인가하는 단계, 및 상기 칼럼 어드레스를 디코딩하여 상기 칼럼 어드레스가 지정하는 칼럼선택선 게이트와 상기 칼럼 어드레스의 다음 어드레스가 지정하는 칼럼선택선 게이트를 동시에 활성화시키는 단계를 포함하는 반도체 메모리 장치의 칼럼 어드레스 디코딩 방법을 제공하는데 있다.
상기 본 발명에 의하여 반도체 메모리 장치의 데이터 처리 속도가 향상된다.
이하, 첨부된 도면들을 통하여 본 발명을 보다 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 도면이다. 도 1을 참조하면, 제1 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(101), 다수개의 비트선쌍들(BL0/BL0B∼BL15/BL15B), 다수개의 칼럼선택선 게이트들(111∼126), 다수개의 입출력선쌍들(IO0/IO0B∼IO3/IO3B), 다수개의 칼럼선택선들(CSL0∼CSL7), 프리디코더(Predecoder)(131) 및 주 디코더(Main Decoder)(141)를 구비한다. 메모리 셀 어레이(101)에 저장된 데이터는 입출력선쌍들(IO0/IO0B∼IO3/IO3B)을 통해서 반도체 메모리 장치의 외부로 전송되고 외부 데이터는 입출력선쌍들(IO0/IO0B∼IO3/IO3B)을 통해서 메모리 셀 어레이(101)에 저장된다.
프리디코더(131)는 외부로부터 반도체 메모리 장치로 입력되는 칼럼 어드레스(CAi,CAj)를 프리디코딩(predecoding)한다. 프리디코더(131)는 우수 프리디코더(133), 기수 프리디코더(135) 및 주 프리디코더(137)를 구비한다. 우수 프리디코더(133)와 기수 프리디코더(135)는 상기 칼럼 어드레스(CAi,CAj)의 하위비트들(CAi)을 프리디코딩(predecoding)한다. 우수 프리디코더(133)는 상기 하위비트들(CAi) 중 우수 비트들을 프리디코딩하고, 기수 디코더(135)는 상기 하위비트들(CAi) 중 기수 비트들을 디코딩한다. 우수 비트들은 상기 하위비트들(CAi) 중 최하위비트(LSB)가 '0'이고, 기수 비트들은 상기 하위비트들(CAi) 중 최하위비트(LSB)가 '1'인 경우이다. 주 프리디코더(137)는 상기 칼럼 어드레스(CAi,CAj)의 상위비트들(CAj)을 프리디코딩한다.
주 디코더(141)는 프리디코더(131)로부터 프리디코딩된 칼럼 어드레스(DCAi,DCAj,DCAk)를 받아서 이를 디코딩하여 칼럼선택선들(CSL0∼CSL7) 중 두 개의 칼럼선택선들 즉, 우수 칼럼선택선들(CSL0,CSL2,CSL4,CSL6) 중 하나와 기수 칼럼선택선들(CSL1,CSL3,CSL5,CSL7) 중 하나를 활성화시킨다. 주 디코더(141)는 우수 칼럼선택선 디코더(143), 기수 칼럼선택선 디코더(145), 우수 칼럼선택선 리던던시 인에이블 신호 발생부(147), 기수 칼럼선택선 리던던시 인에이블 신호 발생부(149) 및 역디코더(151)를 구비한다. 우수 칼럼선택선 디코더(143)는 우수 프리디코더(133)와 주 프리디코더(137)에 의해 프리디코딩된 칼럼 어드레스(DCAi,DCAj)를 받아서 이를 디코딩하여 우수 칼럼선택선들(CSL0,CSL2,CSL4,CSL6) 중 하나를 활성화시킨다. 기수 칼럼선택선 디코더(145)는 기수 프리디코더(135)와 주 프리디코더(137)에 의해 프리디코딩된 칼럼 어드레스(DCAj,DCAk)를 받아서 이를 디코딩하여 기수 칼럼선택선들(CSL1,CSL3,CSL5,CSL7) 중 하나를 활성화시킨다. 역디코더(151)는 우수 프리디코더(133)에 의해 프리디코딩된 어드레스(DCAi)를 받아서 이를 역으로 디코딩하여 상기 칼럼 어드레스의 하위비트들(CAi)과 논리 레벨이 동일한 비트들(ECAi)을 발생시킨다.
우수 칼럼선택선 리던던시 인에이블 신호 발생부(147)와 기수 칼럼선택선 리던던시 인에이블 신호 발생부(149)는 메모리 셀 어레이(101) 내에 불량 메모리 셀이 있을 경우에만 동작한다. 즉, 메모리 셀 어레이(101)에 불량 메모리 셀이 있을 경우 우수 칼럼선택선 리던던시 인에이블 신호 발생부(147)와 기수 칼럼선택선 리던던시 인에이블 신호 발생부(149)는 상기 불량 메모리 셀을 대체하는 리던던시 메모리 셀(도시안됨)을 활성화시키기 위한 리던던시 인에이블 신호(RENi)를 각각 발생한다. 우수 칼럼선택선 리던던시 인에이블 신호 발생부(147)는 역디코더(151)로부터 출력되는 비트들(ECAi)과 외부로부터 입력되는 칼럼 어드레스의 상위비트들(CAj)을 디코딩하여 리던던시 인에이블 신호(RENi)를 발생하고, 기수 칼럼선택선 리던던시 인에이블 신호 발생부(149)는 외부로부터 입력되는 칼럼 어드레스의 하위비트들(CAi)과 상위비트들(CAj)을 받아서 이를 디코딩하여 리던던시 인에이블 신호(RENi)를 발생한다.
다수개의 칼럼선택선 게이트들(111∼126)은 각각 NMOS 트랜지스터들을 구비한다. 다수개의 칼럼선택선 게이트들(111∼126)은 우수 칼럼선택선들(CSL0,CSL2,CSL4,CSL6)과 기수 칼럼선택선들(CSL1,CSL3,CSL5,CSL7)에 발생하는 전압들에 의해 제어되어 다수개의 비트선쌍들(BL0/BL0B∼BL15/BL15B)과 다수개의 입출력선쌍들(IO0/IO0B∼IO3/IO3B)을 각각 결합시키는 스위칭 기능을 갖는다. 예컨대, 우수 칼럼선택선 디코더(143)에 의해 칼럼선택선(CSL0)에 소정의 전압이 발생하면 칼럼선택선 게이트들(111,112)이 활성화되어 비트선쌍(BL0/BL0B)과 입출력선쌍(IO0/IO0B) 및 비트선쌍(BL2/BL2B)과 입출력선쌍(IO2/IO2B)이 전기적으로 연결된다.
메모리 셀 어레이(101)는 다수개의 메모리 셀들(도시안됨)을 구비하고, 상기 다수개의 메모리 셀들에 워드라인들(WL0∼WLn)과 비트선쌍들(BL0/BL0B∼BL15/BL15B)이 연결된다. 메모리 셀 어레이(101)의 일측에 우수 칼럼선택선 게이트들(111,112,115,116,119,120,123,124)과 우수 입출력선쌍들(IO0/IO0B,IO2,IO2B) 및 이 배치되고, 메모리 셀 어레이(101)의 타측에 기수 칼럼선택선 게이트들(113,114,117,118,121,122,125,126)과 기수 입출력선쌍들(IO1/IO1B,IO3/IO3B)이 배치된다. 즉, 도 1에서 보면 메모리 셀 어레이(101)의 좌측에는 기수 칼럼선택선 게이트들(113,114,117,118,121,122,125,126)과 기수 입출력선쌍들(IO1/IO1B,IO3/IO3B)이 배치되고, 메모리 셀 어레이(101)의 우측에는 우수 칼럼선택선 게이트들(111,112,115,116,119,120,123,124)과 우수 입출력선쌍들(IO0/IO0B,IO2,IO2B)이 배치된다. 이와 같이, 우수 칼럼선택선 게이트들(111,112,115,116,119,120,123,124)과 기수 칼럼선택선 게이트들(113,114,117,118,121,122,125,126)을 따로따로 분리시켜서 배치함으로써 기수 또는 우수 데이터 마스킹(data masking)시 메모리 셀 어레이(101)의 좌측과 우측을 따로따로 마스킹할 수 있으므로 제어가 편리한 점이 있다.
도 1에 도시된 회로는 클럭 신호에 동기되어 동작하는 동기식 디램 반도체 장치에 많이 사용된다.
도 1에 도시된 반도체 메모리 장치의 동작을 설명하기로 한다. 반도체 메모리 장치의 독출 동작시 외부로부터 입력되는 로우 어드레스(row address)에 의하여 워드라인들(WL1∼WLn)들 중 하나가 선택된다. 예컨대, 워드라인(WL1)이 선택되었다고 가정한다. 워드라인(WL1)이 선택되면 워드라인(WL1)에 연결된 메모리 셀들에 저장된 데이터는 비트선쌍들(BL0/BL0B∼BL15/15B)에 실린다. 다음에 외부로부터 칼럼 어드레스(column address)(CAi,CAj)가 반도체 메모리 장치로 입력되면 상기 칼럼 어드레스(CAi,CAj)는 프리디코더(131)와 주 디코더(141)에 의하여 디코딩되어 우수 칼럼선택선들(CSL0,CSL2,CSL4,CSL6) 중 하나와 기수 칼럼선택선 게이트들(CSL1,CSL3,CSL5,CSL7) 중 하나를 활성화시킨다. 예컨대, 외부로부터 입력되는 칼럼 어드레스(CAi,CAj)가 칼럼 선택선(CSL0)을 지정하면 칼럼선택선 게이트들(111,112)이 활성화되고 동시에 칼럼선택선 게이트들(113,114)도 활성화된다. 만일 상기 칼럼 어드레스(CAi,CAj)가 칼럼 선택선(CSL1)을 지정하면 칼럼선택선 게이트들(113,114)이 활성화되고 동시에 칼럼선택선 게이트들(115,116)도 활성화된다. 이 때는 버스트 길이(Burst Length)가 4 이상일 경우이다. 활성화된 칼럼선택선 게이트들을 통해서 대응되는 비트선쌍들에 실린 데이터는 대응되는 입출력선쌍들을 통해서 외부로 전달된다.
반도체 메모리 장치의 기입 동작은 상기 반도체 메모리 장치의 독출 동작과 반대 순서로 진행하면 된다.
이와 같이, 하나의 칼럼 어드레스(CAi,CAj)가 입력되더라도 주 디코더(141)는 상기 칼럼 어드레스(CAi,CAj)가 지정하는 칼럼선택선과 상기 칼럼 어드레스(CAi,CAj)의 다음 어드레스가 지정하는 칼럼선택선을 동시에 활성화시킴으로써 메모리 셀 어레이(101)에 입출력되는 데이터의 양이 2배로 증가한다. 따라서, 반도체 메모리 장치의 데이터 처리 속도가 향상된다.
도 2는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 도면이다. 도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(201), 다수개의 비트선쌍들(BL0/BL0B∼BL15/BL15B), 다수개의 입출력선쌍들(IO0/IO0B∼IO3/IO3B), 다수개의 칼럼선택선들(CSL0∼CSL7), 다수개의 칼럼선택선 게이트들(111∼126), 프리디코더(231) 및 주 디코더(241)를 구비한다.
도 2에 도시된 메모리 셀 어레이(201), 다수개의 비트선쌍들(BL0/BL0B∼BL15/15B), 다수개의 칼럼선택선 게이트들(211∼226), 다수개의 입출력선쌍들(IO0/IO0B∼IO3/IO3B), 다수개의 칼럼선택선들(CSL0∼CSL7), 프리디코더(231) 및 주 디코더(241)는 도 1에 도시된 메모리 셀 어레이(101), 다수개의 비트선쌍들(BL0/BL0B∼BL15/BL15B), 다수개의 입출력선쌍들(IO0/IO0B∼IO3/IO3B), 다수개의 칼럼선택선들(CSL0∼CSL7), 프리디코더(131) 및 주 디코더(141)와 각각 그 구성 및 동작이 동일하다.
다만, 도 2에는 우수 칼럼선택선들(CSL0,CSL2,CSL4,CSL6)에 연결된 우수 칼럼선택선 게이트들(211,212,215,216,229,220,223,224)과 우수 칼럼선택선들(CSL1,CSL3,CSL5,CSL7)에 연결된 기수 칼럼선택선 게이트들(213,214,217,218,221,222,225,226)이 메모리 셀 어레이(201)의 양측에 골고루 배치되는 점이 도 1과 다르다. 도 1 및 도 2에 도시된 칼럼선택선 게이트들의 배치 구조는 반도체 메모리 장치의 특성에 맞게 선택적으로 사용할 수가 있다.
도 3은 상기 도 1에 도시된 기수 프리디코더(135)의 상세 회로도이다. 도 3을 참조하면, 기수 프리디코더(135)는 칼럼 어드레스(CAi)의 하위비트들 중 제2 하위비트(CA1)와 제3 하위비트(CA2) 및 그의 반전 비트들(CA1B,CA2B)을 입력하고 이들을 조합하여 디코딩된 칼럼 어드레스들(DCA1B2B_O,DCA12B_O,DCA1B2_O,DCA12_O)을 발생한다. 기수 프리디코더(135)는 제1 내지 제4 디코딩 유니트(decoding unit)들(311∼314)을 구비한다.
제1 디코딩 유니트(311)는 칼럼 어드레스(CAi)의 제2 하위비트(CA1)의 반전 비트(CA1B)와 제3 하위비트(CA2)의 반전 비트(CA2B)를 입력하고 이들을 논리곱하여 디코딩된 칼럼 어드레스(DCA1B2B_O)를 발생한다. 제2 디코딩 유니트(312)는 칼럼 어드레스(CAi)의 제2 하위비트(CA1)와 제3 하위비트(CA2)의 반전 비트(CA2B)를 입력하고 이들을 논리곱하여 디코딩된 칼럼 어드레스(DCA12B_O)를 발생한다. 제3 디코딩 유니트(313)는 칼럼 어드레스(CAi)의 제2 하위비트(CA1)의 반전 비트(CA1B)와 제3 하위비트(CA2)를 입력하고 이들을 논리곱하여 디코딩된 칼럼 어드레스(DCA1B2_O)를 발생한다. 제4 디코딩 유니트(314)는 칼럼 어드레스(CAi)의 제2 하위비트(CA1)와 제3 하위비트(CA2)를 입력하고 이들을 논리곱하여 디코딩된 칼럼 어드레스(DCA12_O)를 발생한다.
도 4는 상기 도 1에 도시된 우수 프리디코더(133)의 상세 회로도이다. 도 4를 참조하면, 우수 프리디코더(133)는 버스트(burst) 길이 신호들(BL2,BL4,BL8)과 칼럼 어드레스(CAi)의 제1 내지 제3 하위비트들(CA0,CA1,CA2) 및 그의 반전 비트들(CA0B,CA1B,CA2B)을 입력하고, 이들을 조합하여 디코딩된 칼럼 어드레스들(DCA1B2B_E,DCA12B_E,DCA1B2_E,DCA12_E)을 발생한다. 우수 프리디코더(133)는 제5 내지 제8 디코딩 유니트들(415∼418)을 구비한다. 제5 디코딩 유니트(415)는 오아 게이트(OR Gate)(431)와 낸드 게이트(NAND Gate)들(441∼444)을 구비한다. 제5 디코딩 유니트(415)는 버스트 길이 신호들(BL2,BL4,BL8)과 칼럼 어드레스(CAi)의 하위비트들(CA0,CA1,CA2,CA0B,CA1B,CA2B)을 입력하고 이들을 조합하여 디코딩된 칼럼 어드레스(DCA1B2B_E)를 출력한다. 예컨대, 버스트 길이가 4이고, 칼럼 어드레스(CAi)의 제1 및 제2 하위비트들(CA0,CA1)이 각각 '1'이며 제3 하위비트(CA2)가 '0'이면 낸드 게이트(442)의 출력이 '0'으로 되어 디코딩된 칼럼 어드레스(DCA1B2B_E)는 '1'로 활성화된다.
제6 디코딩 유니트(416)는 오아 게이트(432)와 낸드 게이트들(445∼448)을 구비한다. 제6 디코딩 유니트(416)는 버스트 길이 신호들(BL2,BL4,BL8)과 칼럼 어드레스(CAi)의 하위비트들(CAO,CA1,CA0B,CA1B,CA2B)을 입력하고 이들을 조합하여 디코딩된 칼럼 어드레스(DCA12B_E)를 발생한다. 제7 디코딩 유니트(417)는 오아 게이트(433)와 낸드 게이트들(449∼452)을 구비한다. 제7 디코딩 유니트(417)는 버스트 길이 신호들(BL2,BL4,BL8)과 칼럼 어드레스(CAi)의 하위비트들(CA0,CA1,CA2,CA0B,CA1B,CA2B)을 입력하고 이들을 조합하여 디코딩된 칼럼 어드레스(DCA1B2_E)를 발생한다. 제8 디코딩 유니트(418)는 오아 게이트(414)와 낸드 게이트들(453∼456)을 구비한다. 제8 디코딩 유니트(418)는 버스트 길이 신호들(BL2,BL4,BL8)과 칼럼 어드레스(CAi)의 하위비트들(CA0,CA1,CA2,CA0B,CA1B)을 입력하고 이들을 조합하여 디코딩된 칼럼 어드레스(DCA12_E)를 발생한다. 프리디코더(131)의 기능이 다음 표 1 내지 3에 나타나 있다.
BL=2
CA2 CA1 CA0 활성화되는 디코딩된 칼럼 어드레스
0 0 0 DCA1B2B_E, DCA1B2B_O
0 0 1 DCA1B2B_O, DCA1B2B_E
상기 표 1에서 보듯이, 버스트 길이(BL)가 2일 때는 최하위비트의 논리 레벨에 상관없이 칼럼 선택 신호들(DCA1B2B_E,DCA1B2B_O)이 동시에 활성화된다.
BL=4
CA2 CA1 CA0 활성화되는 디코딩된 칼럼 어드레스
0 0 0 DCA1B2B_E,DCA1B2B_O
0 0 1 DCA1B2B_O,DCA12B_E
0 1 0 DCA12B_E,DCA12B_O
0 1 1 DCA12B_O,DCA1B2B_E
상기 표 2에서 보듯이 하나의 칼럼 어드레스(CAi)가 입력되더라도 디코딩된 칼럼 어드레스들(DCA1B2B_E,DCA12B_E,DCA1B2_E,DCA12_E) 중 하나와 디코딩된 칼럼 어드레스들(DCA1B2B_O,DCA12B_O,DCA1B2_O,DCA12_O) 중 하나가 동시에 활성화된다. 따라서, 하나의 칼럼 어드레스(CAi)가 지정하는 칼럼선택선과 그 다음의 칼럼 어드레스가 지정하는 칼럼선택선이 동시에 활성화된다. 예컨대, 칼럼 어드레스(000)가 입력되면 상기 어드레스(000)에 의해 칼럼선택선들(CSL0,CSL1)이 활성화되고, 이에 따라 칼럼선택선 게이트들(도 1의 111,112,113,114)이 동시에 활성화된다. 또한, 어드레스(011)가 입력되면 칼럼선택선(CSL3)이 활성화되어 칼럼선택선 게이트들(도 1의 117,118)이 활성화되고, 동시에 상기 어드레스(011)의 다음 어드레스(000)(버스트 길이가 4일때는 011이 마지막 어드레스이다)가 지정하는 칼럼선택선 게이트들(도 1의 111,112)이 활성화된다.
BL=8
CA2 CA1 CA0 활성화되는 디코딩된 칼럼 어드레스
0 0 0 DCA1B2B_E,DCA1B2B_O
0 0 1 DCA1B2B_O,DCA12B_E
0 1 0 DCA12B_E,DCA12B_O
0 1 1 DCA12B_O,DCA1B2_E
1 0 0 DCA1B2_E,DCA1B2_O
1 0 1 DCA1B2_O,DCA12_E
1 1 0 DCA12_E,DCA12_O
1 1 1 DCA12_O,DCA1B2B_E
표 3도 표 2와 마찬가지이다. 단, 칼럼 어드레스(CAi)가 (111)로서 입력될 경우에 상기 어드레스(111)가 지정하는 칼럼선택선(도 1의 CSL7)과 상기 칼럼 어드레스(111)의 다음 어드레스(000)가 지정하는 칼럼선택선(도 1의 CSL0)이 동시에 활성화된다.
상술한 바와 같이 본 발명에 따르면, 하나의 칼럼 어드레스(CAi,CAj)가 입력되면 상기 하나의 칼럼 어드레스(CAi,CAj)가 지정하는 칼럼선택선이 활성화되고 동시에 상기 하나의 칼럼 어드레스의 다음 어드레스가 지정하는 칼럼선택선도 활성화된다. 따라서, 메모리 셀 어레이에 입출력되는 데이터의 양이 2배로 증가하게 된다.
도 5는 상기 도 1에 도시된 역디코더의 회로도이다. 도 5를 참조하면, 역디코더(151)는 상기 도 4에 도시된 프리디코딩된 칼럼 어드레스들(DCA1B2B_E,DCA12B_E,DCA1B2_E,DCA12_E)에 응답하여 외부로부터 입력되는 칼럼 어드레스의 하위비트들(CA1,CA2)과 동일한 비트들(ECA1,ECA2)을 출력한다. 역디코더(151)는 전송 게이트들(511∼518), 래취(latch)들(521,522), 인버터들(531,532) 및 NMOS 트랜지스터들(541,542)을 구비한다.
전송 게이트들(511,512,515,516)의 입력단들에는 접지전압(VSS)이 인가되고, 전송 게이트들(513,514,517,518)의 입력단들에는 전원 전압(VCC)이 인가된다. 전송 게이트들(511,512)은 디코딩된 칼럼 어드레스들(DCA1B2B_E,DCA1B2_E)이 논리 하이(high)이면 활성화되어 각각 접지 전압(VSS)을 출력하고, 디코딩된 칼럼 어드레스들(DCA1B2B_E,DCA1B2_E)이 논리 로우(low)이면 비활성화된다. 전송 게이트들(513,514)은 디코딩된 칼럼 어드레스들(DCA12B_E,DCA12_E)이 논리 하이이면 활성화되어 각각 전원 전압(VCC)을 출력하고, 디코딩된 칼럼 어드레스들(DCA12B_E,DCA12_E)이 논리 로우이면 비활성화된다. 따라서, 비트(ECA1)는 디코딩된 칼럼 어드레스들(DCA1B2B_E,DCA1B2_E) 중 어느 하나라도 논리 하이일 때 논리 로우로 되고, 디코딩된 칼럼 어드레스들(DCA12B_E,DCA12_E) 중 어느 하나라도 논리 하이일 때 논리 하이로 된다.
전송 게이트들(515,516)은 디코딩된 칼럼 어드레스들(DCA1B2B_E,DCA12B_E)이 논리 하이이면 활성화되어 각각 접지 전압(VSS)을 출력하고, 디코딩된 칼럼 어드레스들(DCA1B2B_E,DCA12B_E)이 논리 로우이면 비활성화된다. 전송 게이트들(517,518)은 디코딩된 칼럼 어드레스들(DCA1B2_E,DCA12_E,)이 논리 하이이면 활성화되어 각각 전원 전압(VCC)을 출력하고, 디코딩된 칼럼 어드레스들(DCA1B2_E,DCA12_E,)이 논리 하이이면 모두 비활성화된다. 따라서, 비트(ECA2)는 디코딩된 칼럼 어드레스들(DCA1B2B_E,DCA12B_E) 중 어느 하나라도 논리 하이일 때 논리 로우로 되고, 디코딩된 칼럼 어드레스들(DCA1B2_E,DCA12_E,) 중 어느 하나라도 논리 하이일 때 논리 하이로 된다.
래취들(521,522)은 각각 비트들(ECA1,ECA2)을 래취시킨다. 인버터들(531,532)은 전원 전압 감지 신호(PVCCH)를 반전시켜서 각각 NMOS 트랜지스터들(541,542)의 게이트들에 인가한다. 전원 전압 감지 신호(PVCCH)는 전원 전압(VCC)이 소정의 전압 레벨 이하일 때는 논리 로우로 유지되다가, 전원 전압(VCC)이 소정의 전압 레벨 이상이 되면 논리 하이로 된다. 따라서, 전원 전압(VCC)이 소정의 전압 레벨 이하이면 NMOS 트랜지스터들(541,542)이 턴온(turn-on)되어 비트들(ECA1,ECA2)은 논리 로우로 유지된다. 그러다가, 전원 전압(VCC)이 소정의 전압 레벨 이상이 되면 NMOS 트랜지스터들(541,542)은 턴오프(turn-off)되므로 비트들(ECA1,ECA2)은 전송 게이트들(511∼518)의 출력에 따른다.
도 6은 상기 도 1에 도시된 우수 칼럼선택선 리던던시 인에이블(redundancy enable) 신호 발생부의 회로도이다. 도 6을 참조하면, 리던던시 인에이블 신호 발생부(147)는 역디코더로부터 발생되는 비트들(ECA1,ECA2), 비트들(ECA1,ECA2)의 반전 비트들(ECA1B,ECA2B), 외부로부터 입력되는 칼럼 어드레스(CAi)의 상위비트들(CA3∼CA7), 상위비트들(CA3∼CA7)의 반전 비트들(CA3B∼CA7B) 및 전원 전압 감지 신호(PVCCH)를 입력하고 리던던시 메모리 셀을 선택하기 위한 리던던시 인에이블 신호(RENi)를 발생한다. 전원 전압 감지 신호(PVCCH)는 전원 전압(VCC)이 소정의 전압 레벨 이하일 때는 논리 로우로 유지되다가, 전원 전압(VCC)이 소정의 전압 레벨 이상이 되면 논리 하이로 된다. 퓨즈(611)가 연결되어있는 상태에서는 낸드 게이트(621)의 출력은 항상 논리 하이로 유지되고, 그에 따라 전송 게이트들(631∼638)은 모두 턴오프되어 리던던시 인에이블 신호(RENi)는 발생하지 않는다. 따라서, 리던던시 인에이블 신호 발생부(147)를 활성화시키기 위해서는 먼저 퓨즈(611)를 절단한다.
퓨즈(611)가 절단된 상태에서 전원 전압(VCC)이 인가되면 낸드 게이트(621)의 출력은 논리 로우로 되며, 그에 따라 PMOS 트랜지스터(623)가 턴온되어 낸드 게이트(621)의 출력은 계속 논리 로우 상태를 유지한다. 낸드 게이트(621)의 출력이 논리 로우이면 전송 게이트들(631∼638)은 모두 턴온된다. 따라서, 퓨즈들(651∼664)의 프로그래밍에 따라 리던던시 인에이블 신호(RENi)가 발생한다.즉, 비트들(ECA1,ECA2), 상기 비트들(ECA1,ECA2)의 반전 비트들(ECA1B,ECA2B), 칼럼 어드레스의 상위비트들(CA3∼CA7), 상위비트들(CA3∼CA7)의 반전 비트들(CA3B∼CA7B)은 논리 회로들(671∼674,681,682,691)에 의해 조합되어 리던던시 인에이블 신호(RENi)로써 발생된다. PMOS 트랜지스터(625)와 NMOS 트랜지스터(627)는 전원 전압 감지 신호(PVCCH)를 반전시키는 인버터 기능을 갖는다.
도 6에 도시된 우수 칼럼선택선 리던던시 인에이블 신호 발생부에 따르면, 하나의 칼럼 어드레스(CAi)가 도 1에 도시된 프리디코더(131)에 입력될 때, 상기 하나의 칼럼 어드레스(CAi)의 다음 어드레스가 지정하는 칼럼선택선에 연결된 메모리 셀들 중 하나가 불량일 경우, 상기 불량인 메모리 셀을 대체하는 리던던시 메모리 셀은 상기 하나의 칼럼 어드레스(CAi)와 비트들(ECAi)에 의해 정확하게 선택된다.
도 7은 상기 도 1에 도시된 기수 칼럼선택선 리던던시 인에이블 신호 발생부(149)의 회로도이다. 도 7을 참조하면, 기수 칼럼선택선 리던던시 인에이블 신호 발생부(149)는 외부로부터 입력되는 칼럼 어드레스의 비트들(CA1∼CA7), 상기 비트들(CA1∼CA7)의 반전 비트들(CA1B∼CA7B) 및 전원 전압 감지 신호(PVCCH)를 입력하고 리던던시 메모리 셀(도시안됨)을 활성화시키기 위한 리던던시 인에이블 신호(RENi)를 발생한다.
도 6에 도시된 회로와 도 7에 도시된 회로의 차이점은 도 6에 도시된 우수 칼럼선택선 리던던시 인에이블 신호 발생부(147)는 역디코더(도 1의 151)로부터 발생되는 비트들(ECA1,ECA2) 및 상기 비트들(ECA1,ECA2)의 반전 비트들(ECA1B,ECA2B)을 입력하지만, 도 7에 도시된 기수 칼럼선택선 리던던시 인에이블 신호 발생부(149)는 외부로부터 입력되는 칼럼 어드레스의 하위비트들(CA1,CA2) 및 상기 하위비트들(CA1,CA2)의 반전 비트들(CA1B,CA2B)을 입력한다는 것이다. 그 이외의 부분에 대해서는 도 6에 도시된 회로와 도 7에 도시된 회로는 그 구성이나 동작에 있어서 모두 동일하므로 중복 설명을 생략하기로 한다.
도 8은 본 발명에 따른 반도체 메모리 장치의 독출시 칼럼 어드레스 디코딩 방법을 도시한 흐름도이다. 도 8을 참조하면, 반도체 메모리 장치의 칼럼 어드레스 디코딩 방법은 제1 및 제2 단계들(801,811)을 포함한다. 도 1을 참조하여 본 발명에 따른 반도체 메모리 장치의 칼럼 어드레스 디코딩 방법을 설명하기로 한다.
제1 단계(801)에서는 외부에서 칼럼 어드레스(CAi)를 프리디코더(131) 및 주 디코더(141)에 인가한다. 제2 단계(811)에서는 상기 칼럼 어드레스(CAi)를 디코딩하여 상기 칼럼 어드레스(CAi)가 지정하는 칼럼선택선과 상기 칼럼 어드레스(CAi)의 다음 어드레스가 지정하는 칼럼선택선을 동시에 활성화시킨다. 만일 상기 칼럼 어드레스(CAi)의 다음 어드레스가 지정하는 칼럼선택선에 연결된 메모리 셀이 불량하여 리던던시 메모리 셀을 사용할 경우에는 상기 제2 단계(811)에서 발생한 상기 칼럼 어드레스(CAi)의 다음 어드레스는 역디코딩된다. 역디코딩된 어드레스에 의해 리던던시 인에이블 신호(RENi)가 발생하고, 상기 리던던시 인에이블 신호(RENi)에 의해 리던던시 메모리 셀에 연결된 칼럼선택선이 활성화된다.
이와 같이, 하나의 칼럼 어드레스(CAi)를 반도체 메모리 장치에 입력하여 두 개의 칼럼선택선을 동시에 활성화시킴으로써 반도체 메모리 장치의 데이터 처리 속도가 향상된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 하나의 칼럼 어드레스(CAi,CAj)를 반도체 메모리 장치에 입력하게 되면 상기 하나의 칼럼 어드레스(CAi,CAj)가 지정하는 칼럼선택선과 상기 하나의 칼럼 어드레스(CAi,CAj)의 다음 어드레스가 지정하는 칼럼선택선이 동시에 활성화된다. 따라서, 두 개의 데이터를 메모리 셀 어레이(101)에 동시에 저장하거나 또는 메모리 셀 어레이(101)로부터 두 개의 데이터를 동시에 독출하게 됨으로써 반도체 메모리 장치의 데이터 처리 속도가 향상된다.

Claims (14)

  1. 데이터를 저장하는 다수개의 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 메모리 셀들에 연결된 다수개의 비트선들;
    다수개의 입출력선들;
    상기 비트선들과 상기 입출력선들 사이에 연결된 다수개의 스위칭 수단들; 및
    외부로부터 입력되는 어드레스를 디코딩하여 상기 스위칭 수단들 중 적어도 두 개의 스위칭 수단들을 동시에 활성화시켜서 대응되는 비트선들과 입출력선들을 전기적으로 연결시키는 어드레스 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 다수개의 스위칭 수단들은 칼럼선택선 게이트들인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 어드레스 디코더는 상기 어드레스가 지정하는 스위칭 수단과 상기 어드레스의 다음 어드레스가 지정하는 스위칭 수단을 동시에 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 어드레스 디코더는 상기 비트선들을 선택적으로 지정하는 칼럼 어드레스 디코더인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 어드레스 디코더는
    상기 어드레스를 프리디코딩하는 프리디코더; 및
    상기 프리디코더로부터 출력되는 프리디코딩된 어드레스를 디코딩하여 상기 다수개의 스위칭 수단들을 선택하는 주 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 프리디코더는
    상기 어드레스의 하위비트들을 입력하고 상기 하위비트들 중 최하위비트가 "0"인 하위비트들을 프리디코딩하는 우수 프리디코더;
    상기 어드레스의 하위비트들을 입력하고 상기 하위비트들 중 최하위비트가 "1"인 하위비트들을 프리디코딩하는 기수 프리디코더; 및
    상기 어드레스의 상위비트들을 프리디코딩하는 주 프리디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 우수 프리디코더는 버스트 길이 신호를 더 입력하고 상기 버스트 길이 신호와 상기 어드레스의 하위비트들을 조합하여 상기 어드레스를 프리디코딩하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 주 디코더는
    상기 우수 프리디코더에 의해 프리디코딩된 어드레스와 상기 주 프리디코더에 의해 프리디코딩된 어드레스를 디코딩하여 상기 칼럼선택선들 중 하나를 활성화시키는 디코더; 및
    상기 기수 프리디코더에 의해 프리디코딩된 어드레스와 상기 주 프리디코더에 의해 프리디코딩된 어드레스를 디코딩하여 상기 디코더에 의해 활성화되지 않은 칼럼선택선들 중 하나를 활성화시키는 다른 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 디코더는 상기 칼럼선택선들 중 우수 칼럼선택선들 중 하나를 활성화시키고, 상기 다른 디코더는 상기 칼럼선택선들 중 기수 칼럼선택선들 중 하나를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 반도체 메모리 장치는 클럭 신호에 동기되어 동작하는 동기식 디램 반도체 장치인 것을 특징으로 하는 반도체 메모리 장치.
  11. 데이터를 저장하는 다수개의 메모리 셀들과 상기 메모리 셀들 중 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 메모리 셀들에 연결된 다수개의 비트선들;
    다수개의 입출력선들;
    상기 비트선들과 상기 입출력선들 사이에 연결된 다수개의 스위칭 수단들;
    외부로부터 입력되는 어드레스의 하위비트들을 입력하고 상기 하위비트들 중 최하위비트가 "0"인 하위비트들을 프리디코딩하는 우수 프리디코더;
    상기 우수 프리디코더에 의해 프리디코딩된 어드레스를 그 대응되는 상기 외부 어드레스의 하위비트들을 재생하는 역디코더; 및
    상기 역디코더의 출력을 받아서 상기 리던던시 메모리 셀들 중 하나를 활성화시키는 리던던시 인에이블 신호를 발생하는 리던던시 인에이블 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 역디코더는
    상기 우수 프리디코더에 의해 프리디코딩된 어드레스들에 각각 응답하여 상기 외부 어드레스의 하위비트들을 재생하는 다수개의 스위칭 수단들; 및
    상기 외부 어드레스의 하위비트들을 래취시키는 복수개의 래취들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 다수개의 스위칭 수단들은 각각 전송 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  14. 다수개의 비트선들, 다수개의 입출력선들, 상기 다수개의 비트선들과 상기 다수개의 입출력선들을 연결하는 칼럼선택선 게이트들 및 외부로부터 입력되는 칼럼 어드레스를 프리디코딩하는 칼럼 어드레스 디코더를 구비하는 반도체 메모리 장치의 칼럼 어드레스 디코딩 방법에 있어서,
    외부에서 칼럼 어드레스를 상기 칼럼 어드레스 디코더에 인가하는 단계; 및
    상기 칼럼 어드레스를 디코딩하여 상기 칼럼 어드레스가 지정하는 칼럼선택선 게이트와 상기 칼럼 어드레스의 다음 어드레스가 지정하는 칼럼선택선 게이트를 동시에 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 어드레스 디코딩 방법.
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