JP2006079668A - 半導体記憶装置のデコーダ - Google Patents
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Abstract
【解決手段】アドレス設定が出来ずシリアルアクセスのみの半導体記憶装置におけるカラムデコーダは、冗長ヒューズ信号を出力する冗長ヒューズ20と、カラムアドレスAYijをデコードするカラムデコード回路30と、このカラムデコード回路30のデコード結果の出力先を冗長ヒューズ信号により切り替えるカラムデコード切替回路40と、このカラムデコード切替回路40の出力信号を駆動してノーマルカラム線CL0〜CL3及び冗長カラム線RRCL0へ出力するカラムドライバ50とにより構成されている。カラムデコード回路30は、ノーマルカラム線CL0〜CL3の動作後に連続して冗長カラム線RCL0を動作させる構成になっている。
【選択図】図1
Description
この半導体記憶装置は、シフト型冗長回路を有し、FIFOメモリ等のようにアドレス設定が出来ず、シリアルアクセスのみが可能なメモリであり、データを格納するメモリセルアレイ1を有している。メモリセルアレイ1は、ロウ方向の複数のワード線WLと、この複数のワード線WLに対して直交する複数のビット線BL及び逆相ビット線BLb対と、この各ビット線BL,BLb対に対して平行に配置され且つ電気的に接続された複数の転送データ線DL及び逆相転送データ線DLb対とを有している。各ワード線WLと各ビット線BL,BLbとの交差箇所には、ダイナミック型のメモリセル2がそれぞれ接続されてマトリクス状に配置されている。各ダイナミック型のメモリセル2は、電源線に接続された電荷蓄積用のキャパシタ2aと、このキャパシタ2aとビット線BL,BLbとの間に接続された電荷転送用のNチャネル型MOSトランジスタ(以下、「NMOS」という。)2bとで構成された1トランジスタ型のメモリセルであり、そのNMOS2bのゲートがワード線WLに接続され、ドレインがビット線BL又はBLbに接続されている。
図1は、本発明の実施例1を示す図8の半導体記憶装置におけるカラムデコーダ部内のデコーダの概略の回路図である。
(先の提案回路の構成及び動作)
先の提案回路では、例えば、図1において、カラムデコード回路30内の3入力NAND31−1〜31−4が、冗長アドレス信号Abが入力されず、カラムアドレスAYijのみが入力される2入力NAND(説明の便宜上、符号31−1P〜31−4Pを付しておく)になっている。冗長アドレス信号Abを入力とするインバータ32−5、冗長セルテストモード信号Cを入力するインバータ41−5及びトランスファゲート42−9が設けられていない。又、NMOS44−5のゲートが電源線に接続されている。
(1) 先の提案回路における冗長回路未使用時の動作:図2
図2は、先の提案回路における冗長回路未使用時の動作を示すタイミング波形図である。
冗長メモリセル以外の全メモリセルの試験を実施する場合(冗長カラム線RCL0を使用しない場合)の動作は、次のようになる。
図3は、先の提案回路における冗長セルテストモード時の動作を示すタイミング波形図である。
ヒューズイネーブル信号FEが“L”レベルであるため、ヒューズノードFN1〜FN4は、ヒューズドライバ22と、ヒューズクランプ23内のPMOS23aと、このPMOS23aの出力を受けたインバータ23cとPMOS23bとから成るラッチ回路とにより、“H”レベルとなり、これがインバータ24−1〜24−4により反転して出力ノードNd1〜Nd4が“L”レベルとなる。その結果、カラムデコード切替回路40内のトランスファゲート42−1〜42−8の内、トランスファゲート42−2,42−4,42−6,42−8がオンし、ノードNd22,Nd23,Nd24,Nd25の内のいずれかが“H”レベルとなるため、ノーマルカラム線CL0は使用されず、ノーマルカラム線CL1,CL2,CL3と冗長カラム線RLC0が使用されることになる。
(実施例1の動作)
図4は、本実施例1の図1の動作(冗長セルテストモード)を示すタイミング波形図である。
本実施例1によれば、通常のメモリセルの欠陥テスト時に、通常メモリセルヘのアクセス後に連続して冗長メモリセルをアクセスすることが可能となる。これにより、先の提案書のように、冗長セルテストを別に実施し、不要なメモリセルヘのアクセスをする必要が無くなるため、テスト時間の短縮が可能となる。
図5は、本発明の実施例2を示す半導体記憶装置におけるカラムデコーダ部内のデコーダの概略の回路図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。又、図6は、図5の回路全体を示す構成図である。
図7は、本実施例2の図6の動作(冗長セルテストモード)を示すタイミング波形図である。
本実施例2の試験動作では、先の提案回路の動作と同様に、ヒューズイネーブル信号FEが“L”レベルであるため、冗長ヒューズ20からの出力ノードNd1〜Nd4は“L”レベルとなり、カラムデコード切替回路40内のトランスファゲート42−1〜42−8の内、トランスファゲート42−2,42−4,42−6,42−8がオンする。この状態にて、反転冗長セルテスト信号Cb1を“L”レベルとすることで、カラムデコード回路3OA内のNAND31−1〜31−3,32−4Aの出力側が“H”レベルになり、出力ノードNd11,Nd12,Nd13が“L”レベル、出力ノードNd14が“H”レベルとなる。そのため、カラムデコード切替回路40の出力ノードNd21〜Nd24が“L”レベル、出力ノードNd25が“H”レベルとなり、カラムイネーブル信号CLEが“H”レベルとなった場合に、冗長カラム線RCL0が選択される。以下同様に、反転冗長セルテスト信号Cb2,Cb3を順次“L”レベルとすることで、各ブロックの冗長カラム線RCL1,RCL2のみが順に選択される。
本実施例2によれば、アドレスをシリアルにしか動作できない場合においても、カラムアドレスAYijの状態に無関係に冗長メモリセルのみを順次アクセスすることが可能となる。これにより、冗長セルテストの際に、不要なメモリセルヘのアクセスをする必要が無くなるため、テスト時間の短縮が可能となる。又、実施例1の回路と比較して、回路構成素子数が少ないので、レイアウト面積の削減も可能となる。
(a) 冗長ヒューズ20、カラムデコード回路30,30A、カラムデコード切替回路40、及びカラムドライバ50は、図示以外の回路素子で構成しても良い。
(b) 上記実施例のデコーダは、図8以外の他の構成のシリアルアクセス可能な半導体記憶装置に適用出来る。
4−1,4−2 センスアンプ部
6−1 リードレジスタ部
6−2 ライトレジスタ部
8A−1,8B−1 データ転送用MOSトランジスタ
9−1,9−2 カラムデコーダ部
11 ノーマルセル部
12 冗長セル部
20 冗長ヒューズ
30,30A カラムデコード回路
40 カラムデコード切替回路
50 カラムドライバ
Claims (3)
- 冗長箇所がプログラムされた冗長ヒューズ信号を出力する冗長ヒューズと、
ノーマルカラム線の選択時に第1の電位になり、前記ノーマルカラム線の選択終了後に連続して選択される冗長カラム線の選択時に第2の電位に遷移する冗長アドレス信号が与えられ、前記第1の電位により活性化し、カラムアドレスをデコードしてノーマルカラム線選択信号を出力した後、前記第2の電位により非活性化して前記ノーマルカラム線選択信号の出力を停止するデコード手段と、前記冗長アドレス信号の第2の電位に応答し、前記ノーマルカラム線選択信号の出力後にこれに連続して冗長カラム線選択信号を出力する出力手段とを有するカラムデコード回路と、
前記冗長ヒューズ信号により転送先が切り替えられ、前記ノーマルカラム線選択信号をその切り替えられた転送先へ出力する第1の転送手段と、冗長セルテスト信号に応答して前記冗長カラム線選択信号の通過又は遮断を制御する第2の転送手段とを有するカラムデコード切替回路と、
カラムイネーブル信号により活性化し、前記第1の転送手段から出力された前記ノーマルカラム線選択信号を駆動して前記ノーマルカラム線へ出力する第1の駆動素子と、前記カラムイネーブル信号により活性化し、前記第1の駆動素子の出力後に連続して、前記第2の転送手段から出力された前記冗長カラム線選択信号を駆動して前記冗長カラム線へ出力する第2の駆動素子とを有するカラムドライバと、
を備えたことを特徴とする半導体記憶装置のデコーダ。 - 冗長箇所がプログラムされた冗長ヒューズ信号を出力する冗長ヒューズと、
ノーマルカラム線の選択時に第1の電位になり、冗長カラム線の選択時に第2の電位に遷移する冗長セルテスト信号が与えられ、前記第1の電位により活性化し、カラムアドレスをデコードして第1のノーマルカラム線選択信号を出力し、前記第2の電位により非活性化して前記第1のノーマルカラム線選択信号の出力を停止する第1のデコード手段と、前記カラムアドレスをデコードしてこのデコード結果に基づき、前記冗長セルテスト信号の第1の電位により活性化して第2のノーマルカラム線選択信号を出力し、前記冗長セルテスト信号の第2の電位により非活性化して冗長カラム線選択信号を出力する第2のデコード手段とを有するカラムデコード回路と、
前記冗長ヒューズ信号により転送先が切り替えられ、前記第1のノーマルカラム線選択信号をその切り替えられた転送先へ出力する第1の転送手段と、前記冗長ヒューズ信号により転送先が切り替えられ、前記第2のデコード手段から出力された前記第2のノーマルカラム線選択信号又は前記冗長カラム線選択信号をその切り替えられた転送先へ出力する第2の転送手段とを有するカラムデコード切替回路と、
カラムイネーブル信号により活性化し、前記第1及び第2の転送手段から出力された前記第1及び第2のノーマルカラム線選択信号を駆動して前記ノーマルカラム線へ出力する第1の駆動素子と、前記カラムイネーブル信号により活性化し、前記第2の転送手段から出力された前記冗長カラム線選択信号を駆動して前記冗長カラム線へ出力する第2の駆動素子とを有するカラムドライバと、
を備えたことを特徴とする半導体記憶装置のデコーダ。 - 前記デコード手段及び前記駆動素子は論理回路により構成し、前記転送手段はトランスファゲートにより構成にしたことを特徴とする請求項1又は2記載の半導体記憶装置のデコーダ。
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