JPS61276254A - Ｍｏｓ型半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ型半導体集積回路装置に関し、特にスタ
ティック型ＲＡＭのセル構造に関する。

〔従来の技術〕

従来、この種のＭＯＳスタティック型ＲＡＭのセル（以
下単にセルと記す）の例としては第３図の等価回路図に
示す構成を有し、その平面図は第４図に示すパターンが
一般的である。第４図において、ＴＩ、Ｔｚが書き込み
読み出し用トランジスｐ、Ｔａ、　Ｔ４が駆動トランジ
スタでおる。なお第３図に示すＲ１１，８１２の抵抗負
荷素子は、このノ（ターン上に立体的く形成されるもの
であるが、本発明に関しては特に重要でないので第４図
では省略しである。また、１〜８の数字は第３図に示す
回路図の各ノードに対応している。１．　２．　４．　
５゜６．８は何れも拡散層領域で６Ｄ、３．７はゲート
電極、９．１０は拡散層領域とゲート電極とを接続する
ダイレクト；ンタクトである。

〔発明が解決しようとする問題点〕

上述した従来のセルでは、記憶情報を保持しているノー
ドの容量（図中１．２の拡散層領域の接合容量、３のゲ
ート容量）Ｃ１は、素子の縮少化に伴なって減少せざる
を得す、従って、α線等によるソフトエラーに対する耐
性が劣化しやすいという欠点がある。

本発明は上記した従来の欠点を除去し、セル内の容量を
増大させ、問題化しつつあるソフトエラーに対して着し
い耐性の向上をはかったＭＯＳ型半導体集積回路、詳し
くはスタティック型几入Ｍを提供することを目的とする
。

〔問題点を解決するための手段〕

本発明の目的を達成する手段としては、ソフトエラーに
対しては容量ＣＩ　（又はＣｚ　）を増大すれば良いが
、　ＣＩは素子の縮少に伴なって必然的に減少する。基
板濃度等のプロセス変更で若干は対処出来るが、その効
果は顕著でない。そこで本発明では逆情報が書き込まれ
ているノードとのクロスカップリング容量Ｃ３に着目し
、これを積極的に利用するものである。

すなわち、本発明のＭＯＳ型半導体集積回路装置は、２
つの抵抗負荷素子と、２つのＭＯＳ型トランジスタによ
る駆動素子と、２つのＭＯＳ型トランジスタによる読み
出し・書き込み用素子とからなるスタティック型几λＭ
セルに於て、駆動素子を形成するトランジスタのゲート
電極と接続された導電性層からなるプレート電極が、該
トランジスタを形成するクロス・ドレイン領域である拡
散層領域を、薄い絶縁膜を介して少なくとも１部を祖う
様に形成することにより構成することができる。

また、薄い絶縁膜としては、３００〜１０００人の膜厚
を持つシリコン酸化膜を用いることＫよシ上記発明を効
果的に構成することができる。

〔実施例〕

次に１本発明について、図面を診照して説明する。第１
図は本発明の一実施例の平面図である。

第１図に示すように、本実施例では導電性層よシなる容
量プレート２１．２２を有している。この容量プレート
２１はコンタクト１１を介して、駆動トランジスタＴ４
のゲート電極３と接続されてお）、容量プレート２１と
拡散層領域６との重な）部分及び容量プレート２２と拡
散層領域２との重なシ部分がさきに述べたクロスカップ
リング容量Ｃ３となシ本実施例の主要部を構成する。

第２図（ａ）〜（Ｃ）は本実施例の製造方法を説明する
ために工程順に示した第１図人−人′線に於ける断面図
である。

まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
３上に従来公知の方法でシリコンゲートによるＮチャネ
ルトランジスタを形成する。すなわちＰ型シリコン基板
１３上に素子分離用絶縁膜１４を形成し、ゲート酸化膜
１５．多結晶シリコン層よ）なるゲート電極３を介して
人Ｓのイオン注入によシ拡散層領域６．８を形成する。

次に、第２図（ｂ）に示すように、ゲート酸化膜１５を
フッ酸にて除去し、全面に新たな熱酸化膜１６を形成す
る。１６の膜厚は本発明の主目的である容量値に大きく
影響するものでメジ、薄膜であればある程良い訳である
が、その後の容量プレート２１を例えば多結晶シリコン
層で形成した場合、容量プレートをドライエツチングに
よシバターニングする場合のゲート電極或いは拡散層領
域へのエツチングのストッパーの役目も果たす為に３０
０〜１０００人程度の膜厚が製形しい。次いで熱酸化膜
１６を所望の厚さに形成した後、コンタクトホール１１
をドライエツチングによシ開孔し、全面に不純物のドー
プされた多結晶シリコン層を形成し、ドライエツチング
によ多容量プレート２１を形成する。

次に、第２図（Ｃ）に示すように、層間絶縁膜１７及び
抵抗負荷素子（図には明示していないが公知の方法によ
る）、拡散層領域８ｌ−ＧＮＤ電極に接続する為のコン
タクトホール１８．ＧＮＤ［極１９ｔ−アルミニウム配
線層で形成することによシ本実施例は完成する。

〔発明の効果〕 以上説明したように、本発明はスタティック型メモリセ
ルのクロスカップリング容量に着目し、これを積極的に
利用することＫよシ、集積化に伴ない問題化しつつある
ンフトエラーに対して著しい耐性の向上を計る事が出来
る。

本発明の一実施例並びＫその製造方法を説明するために
工程順に示した第１図入−Ｎ′線に於ける断面図、第３
図は本発明並びに従来例を説明するためのＭＯＳ型スタ
ティック几λＭセルの等価回路図、第４図は従来のＭＯ
Ｓ型スタティックＲＡＭセルの平面図である。

１、　２．　４．　５．　６．　８・・・・・・拡散層
領域、３゜７・・・・・・ゲート電極、９．１０・・・
・・・ダイレクトコンタクト、１１，１２．１８・・・
・・・コンタクトホール、１３・・・・・・Ｐ型シリコ
ン基板、１４・・・・・・素子分離用絶縁膜、１５・・
・・・・ゲート醗化膜、１６・・・・・・熱酸化膜、１
７・・・・・・層間絶縁膜、１９・・・・・・ＧＮＤ電
極、２１．２２・・・・・・容量プレート、Ｔｘ、’ｆ
２・・・・・・書き込み読み出し用トランジスタ、Ｔｓ
、Ｔ４・・・・・・駆動トランジスタ、Ｒ１，Ｒ，２・
・・・・・抵抗負荷素子、Ｃ１，Ｃ２゜Ｃ３・・・・・
・容量。

代理人　弁理士　　内　原　　　晋 （−２−□ Ｒ，Ｌ　　　　　　　　　　　１２　／／３Ｆ１呵Ｖシ
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Claims (2)

【特許請求の範囲】
1. （１）２つの抵抗負荷素子と、２つのＭＯＳ型トランジ
   スタによる駆動素子と、２つのＭＯＳ型トランジスタに
   よる読み出し・書き込み用素子とからなるスタティック
   型ＲＡＭセルに於て、駆動素子を形成するトランジスタ
   のゲート電極と接続された導電性層からなるプレート電
   極が、該トランジスタを形成するソース・ドレイン領域
   である拡散層領域を、薄い絶縁膜を介して少なくとも１
   部を覆う様に形成されている事を特徴とするＭＯＳ型半
   導体集積回路装置。
2. （２）薄い絶縁膜が、３００〜１０００Åの膜厚を持つ
   シリコン酸化膜である特許請求の範囲第（１）項記載の
   ＭＯＳ型半導体集積回路装置。