JPS62226657A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62226657A JPS62226657A JP61070156A JP7015686A JPS62226657A JP S62226657 A JPS62226657 A JP S62226657A JP 61070156 A JP61070156 A JP 61070156A JP 7015686 A JP7015686 A JP 7015686A JP S62226657 A JPS62226657 A JP S62226657A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アルファ粒子などの放射性粒子によって引き
起こされるソフトエラーの発生が少なく且つ高集積化に
適した半導体記憶装置に関するものである。
起こされるソフトエラーの発生が少なく且つ高集積化に
適した半導体記憶装置に関するものである。
（従来の技術とその問題点）
アルファ粒子などの放射性粒子が半導体に入射すると、
半導体内部には多量の電荷が生成される。これらの電荷
が半導体内部の電極に流入すると、その電極の電位を変
化させ、その結果ソフトエラーを起こす。半導体内の電
極が取り扱う電荷量が大きいときは、このような内部生
成電荷の流入の影響は小さく、この半導体によって構成
される例えば半導体記憶装置がソフトエラーを起こすこ
とは少ない。しかし、半導体記し？、装置を構成するメ
モリセルなどが小型化され、内部電極の取り扱う電荷量
が減少すると、ソフトエラーの問題が重大となる。
半導体内部には多量の電荷が生成される。これらの電荷
が半導体内部の電極に流入すると、その電極の電位を変
化させ、その結果ソフトエラーを起こす。半導体内の電
極が取り扱う電荷量が大きいときは、このような内部生
成電荷の流入の影響は小さく、この半導体によって構成
される例えば半導体記憶装置がソフトエラーを起こすこ
とは少ない。しかし、半導体記し？、装置を構成するメ
モリセルなどが小型化され、内部電極の取り扱う電荷量
が減少すると、ソフトエラーの問題が重大となる。
従来、複数のメモリセルをその植成要素の一部とする半
導体記憶装置では、メモリセル内電極の構造を改良し、
放射性粒子によって生成される電荷のこの電極への流入
を少なくすること、この電極の取り扱う電荷量を流入電
荷量以上に保つことによってソフトエラーを防いでいた
。しかし、メモリセル内電極へ流入する電荷量を減らす
ことには限界があるため、その電極で取り扱う電荷量を
ある値以上に保たなければならない。そのため、従来の
半導体記憶装置ではメモリセルの大きさも、その消費電
力もある値以上に保たなければならなかった。このこと
は、半導体記憶装置の高集積化にとって大きな障害とな
っていた。
導体記憶装置では、メモリセル内電極の構造を改良し、
放射性粒子によって生成される電荷のこの電極への流入
を少なくすること、この電極の取り扱う電荷量を流入電
荷量以上に保つことによってソフトエラーを防いでいた
。しかし、メモリセル内電極へ流入する電荷量を減らす
ことには限界があるため、その電極で取り扱う電荷量を
ある値以上に保たなければならない。そのため、従来の
半導体記憶装置ではメモリセルの大きさも、その消費電
力もある値以上に保たなければならなかった。このこと
は、半導体記憶装置の高集積化にとって大きな障害とな
っていた。
半導体記憶装置を高集積化するために素子を積層小型化
したメモリセルが使われている。しかし従来の半導体記
憶装置では、下層の素子を形成した段階で生じた凹凸の
ため、上層の素子の形成が困難になることが多かった。
したメモリセルが使われている。しかし従来の半導体記
憶装置では、下層の素子を形成した段階で生じた凹凸の
ため、上層の素子の形成が困難になることが多かった。
例えば下層の凹凸の影響を除く方法として、ガラス膜を
下層の上に形成し高温処理で平坦化する方法がある。し
かしこの方法では高温の熱処理が必要なため下層素子へ
の影響が重大である。下層の凹凸を避けて上層の素子を
形成する方法もあるが、これはメモリセルの小型化を難
しくする。以上の理由のため従来の半導体記憶装置では
積層メモリセルによる高集積化が困難であった。
下層の上に形成し高温処理で平坦化する方法がある。し
かしこの方法では高温の熱処理が必要なため下層素子へ
の影響が重大である。下層の凹凸を避けて上層の素子を
形成する方法もあるが、これはメモリセルの小型化を難
しくする。以上の理由のため従来の半導体記憶装置では
積層メモリセルによる高集積化が困難であった。
本発明の目的は、アルファ粒子などの放射性粒子によっ
て引き起こされるソフトエラーの発生が少なく、且つ下
層素子による凹凸が少ないため積層小型化したメモリセ
ルを容易に使うことができるため高集積化に適した半導
体記憶装置を与えることである。
て引き起こされるソフトエラーの発生が少なく、且つ下
層素子による凹凸が少ないため積層小型化したメモリセ
ルを容易に使うことができるため高集積化に適した半導
体記憶装置を与えることである。
（問題点を解決するための手段）
本発明によれば、第１導電型半導体基板、該第１導電型
半導体基板の一主面上に形成された複数の第２導電型領
域、前記第１導電型半導体基板上に形成された絶縁体膜
、該絶縁体膜上第１の第２導電型領域および該第１の第
２導電型領域に隣り合う第２の第２導電型領域にまたが
って形成され第２導電型トランジスタのゲート電極とな
る導電膜、該導電体膜上に絶縁膜を介して形成された第
１導電型薄膜トランジスタ、第１の第２導電型領域と第
１導電型薄膜トランジスタの一方の通電電極の間に形成
されたキャパシタ、を含むことを特徴とする半導体記憶
装置が得られる。
半導体基板の一主面上に形成された複数の第２導電型領
域、前記第１導電型半導体基板上に形成された絶縁体膜
、該絶縁体膜上第１の第２導電型領域および該第１の第
２導電型領域に隣り合う第２の第２導電型領域にまたが
って形成され第２導電型トランジスタのゲート電極とな
る導電膜、該導電体膜上に絶縁膜を介して形成された第
１導電型薄膜トランジスタ、第１の第２導電型領域と第
１導電型薄膜トランジスタの一方の通電電極の間に形成
されたキャパシタ、を含むことを特徴とする半導体記憶
装置が得られる。
（実施例：構造）
第１図は、本発明の半導体記憶装置の一実施例の構造を
示す平面図（ａ）と断面図（ｂ）である。本図の（ｂ）
は平面図（ａ）をＡＡ’で切り開いた場合の断面図とな
っている。第１図の１０１はＰ型シリコン結晶基板、１
０２．１０５はＮ型領域、１０３．１０３′、１０７．
１１３．１１５．１２０は絶縁用の絶縁体膜、１０４．
１１８はＭＯＳＦＥＴ（７） ケー）絶縁体膜、１０６
ハＰ型領域、１０８．１１２．１１９．１２１は導電体
膜、１０９は容量を構成する絶縁体膜、１１０．１１４
はポリシリコン、１１６はＰ型シリコン膜、１１７はＮ
型シリコン膜、１２２はコンタクト孔、１２３は溝キヤ
パシタ部をそれぞれ示す。
示す平面図（ａ）と断面図（ｂ）である。本図の（ｂ）
は平面図（ａ）をＡＡ’で切り開いた場合の断面図とな
っている。第１図の１０１はＰ型シリコン結晶基板、１
０２．１０５はＮ型領域、１０３．１０３′、１０７．
１１３．１１５．１２０は絶縁用の絶縁体膜、１０４．
１１８はＭＯＳＦＥＴ（７） ケー）絶縁体膜、１０６
ハＰ型領域、１０８．１１２．１１９．１２１は導電体
膜、１０９は容量を構成する絶縁体膜、１１０．１１４
はポリシリコン、１１６はＰ型シリコン膜、１１７はＮ
型シリコン膜、１２２はコンタクト孔、１２３は溝キヤ
パシタ部をそれぞれ示す。
第１図のＰ型シリコン膜１１６、Ｎ型シリコン膜１１７
、ゲート絶縁体膜１１８、導電体１１９はＰ型チャネル
ＭＯ８電界効果トランジスタ（以下ＰＭＯ８ＦＥＴとい
う）を構成する。Ｐ型シリコン基板１０１、Ｎ型領域１
０２．１０５、ゲート絶縁体膜１０４、導電体膜１１２
はＮ型チャネルＭＯ８電界効果トランジスタ（以下ＮＭ
Ｏ８ＦＥＴという）を構成する。導電体膜１０８、絶縁
体膜１０９、ポリシリコン１１０は容量を構成する。こ
の図でもわかるように、導電体膜１１２は容量形成部１
２３を除き全体に広がっている。容量形成部は穴への埋
め込みが容易で且つ埋め込んだ後が滑らかなポリシリコ
ンによって埋め込まれているため、ＳＯＩ−ＭＯＳＦＥ
Ｔが形成される下地は凹凸が少なく滑らかである。ただ
し平坦に埋めこめるものであればポリシリコンに限らず
用いることができる。
、ゲート絶縁体膜１１８、導電体１１９はＰ型チャネル
ＭＯ８電界効果トランジスタ（以下ＰＭＯ８ＦＥＴとい
う）を構成する。Ｐ型シリコン基板１０１、Ｎ型領域１
０２．１０５、ゲート絶縁体膜１０４、導電体膜１１２
はＮ型チャネルＭＯ８電界効果トランジスタ（以下ＮＭ
Ｏ８ＦＥＴという）を構成する。導電体膜１０８、絶縁
体膜１０９、ポリシリコン１１０は容量を構成する。こ
の図でもわかるように、導電体膜１１２は容量形成部１
２３を除き全体に広がっている。容量形成部は穴への埋
め込みが容易で且つ埋め込んだ後が滑らかなポリシリコ
ンによって埋め込まれているため、ＳＯＩ−ＭＯＳＦＥ
Ｔが形成される下地は凹凸が少なく滑らかである。ただ
し平坦に埋めこめるものであればポリシリコンに限らず
用いることができる。
（実施例二回路構成と動作原理）
第２図は第１図の半導体記憶装置の等価回路を示す。本
図の２０１はＰＭＯ８ＦＥＴ、２０２はＮＭＯ８ＦＥＴ
、２０３は容量、２０４は接地電位電源、２０５はワー
ド線、２０６はビット線、２０７は読み出し時にはＮＭ
Ｏ８ＦＥＴをオンにする信号が、記憶保持時にはそれを
オフにする信号が供給される信号線をそれぞれ示す。本
図では参考のため２Ｘ２のメモリセルアレイ部の場合を
示している。本図のＰＭＯ８ＦＥＴ２０１はワード線電
位を低レベル（Ｏｖとする）としたときオンになり、そ
れを高レベル（ＶＤとする）にしたときオフになるもの
とする。ＮＭＯ８ＦＥＴ２０２は信号線２０７をＶＤに
したときオンになり、それをＯｖにしたときオフになる
ものとする。
図の２０１はＰＭＯ８ＦＥＴ、２０２はＮＭＯ８ＦＥＴ
、２０３は容量、２０４は接地電位電源、２０５はワー
ド線、２０６はビット線、２０７は読み出し時にはＮＭ
Ｏ８ＦＥＴをオンにする信号が、記憶保持時にはそれを
オフにする信号が供給される信号線をそれぞれ示す。本
図では参考のため２Ｘ２のメモリセルアレイ部の場合を
示している。本図のＰＭＯ８ＦＥＴ２０１はワード線電
位を低レベル（Ｏｖとする）としたときオンになり、そ
れを高レベル（ＶＤとする）にしたときオフになるもの
とする。ＮＭＯ８ＦＥＴ２０２は信号線２０７をＶＤに
したときオンになり、それをＯｖにしたときオフになる
ものとする。
第２図の半導体記憶装置内のメモリセルは次のように動
作する。このメモリセルは、ワード線２０５をＯｖに、
信号線２０７をＶＤにして、両方のＭＯ８ＦＥＴ２０１
．２０２をオン状態にすることにより選択され、ビット
線からのデータの書き込み読み出しが可能になる。また
このメモリセルは、ワード線２０５をＶＤに、信号線２
０７をＯｖにして、両方のＭＯＳＦＥＴをオフ状態にす
ることにより、保持状態となる。
作する。このメモリセルは、ワード線２０５をＯｖに、
信号線２０７をＶＤにして、両方のＭＯ８ＦＥＴ２０１
．２０２をオン状態にすることにより選択され、ビット
線からのデータの書き込み読み出しが可能になる。また
このメモリセルは、ワード線２０５をＶＤに、信号線２
０７をＯｖにして、両方のＭＯＳＦＥＴをオフ状態にす
ることにより、保持状態となる。
以後、保持状態時に節点Ｎ１の電位が節点Ｎ２の電位と
比べ高くない状態を１ｆｌｔｌ情報の保持状態と、節点
Ｎ１の電位が節点Ｎ２の電位と比べ高い状態を゛０″情
報の保持状態と、対応させることとする。さらに書き込
み直後の゛１″保持状態の節点Ｎ１、Ｎ２両方の電位を
Ｏｖ、＋１０９１保持状態の節点Ｎ１の電位をＶＤ、節
点Ｎ２の電位をＯｖとする。
比べ高くない状態を１ｆｌｔｌ情報の保持状態と、節点
Ｎ１の電位が節点Ｎ２の電位と比べ高い状態を゛０″情
報の保持状態と、対応させることとする。さらに書き込
み直後の゛１″保持状態の節点Ｎ１、Ｎ２両方の電位を
Ｏｖ、＋１０９１保持状態の節点Ｎ１の電位をＶＤ、節
点Ｎ２の電位をＯｖとする。
半導体内にアルファ粒子等の放射性粒子が入射すると、
半導体内には多数の電荷が生成されること、および前記
生成電荷が半導体内の電極に流入するとこの電極の電位
はこの電極とその周囲の半導体との間の電位差を減らす
方向に変化することは良く知られている。
半導体内には多数の電荷が生成されること、および前記
生成電荷が半導体内の電極に流入するとこの電極の電位
はこの電極とその周囲の半導体との間の電位差を減らす
方向に変化することは良く知られている。
“′１″情報保持状態の本半導体メモリセルの節点Ｎ１
にアルファ粒子等の入射の影響があった場合を考える。
にアルファ粒子等の入射の影響があった場合を考える。
アルファ粒子等が入射する直前の節点Ｎ１、Ｎ２の電位
は、簡単のためともにＯｖであったと仮定する。容量２
０３以外の節点Ｎ１、Ｎ２に寄生する容量（容量値をそ
れぞれＣ１、Ｃ２とする）が容量２０３（容量値をＣ８
とする）と比べて十分小さく、（ＣＩ ＋ Ｃ２）・Ｖ
Ｄ で与えられる電荷量が節点Ｎ１に影響を及ぼすアルファ
粒子等によって生成された電荷量よりも小さい場合、節
点Ｎ１の電位はＯｖからその周囲半導体の電位ＶＤまで
上昇する。このとき節点Ｎ２の電位は容［２０３の容量
カップリングによって、Ｃ３−ＶＤ／（Ｏ８＋ ０２） で表わされる値付近まで上昇する。
は、簡単のためともにＯｖであったと仮定する。容量２
０３以外の節点Ｎ１、Ｎ２に寄生する容量（容量値をそ
れぞれＣ１、Ｃ２とする）が容量２０３（容量値をＣ８
とする）と比べて十分小さく、（ＣＩ ＋ Ｃ２）・Ｖ
Ｄ で与えられる電荷量が節点Ｎ１に影響を及ぼすアルファ
粒子等によって生成された電荷量よりも小さい場合、節
点Ｎ１の電位はＯｖからその周囲半導体の電位ＶＤまで
上昇する。このとき節点Ｎ２の電位は容［２０３の容量
カップリングによって、Ｃ３−ＶＤ／（Ｏ８＋ ０２） で表わされる値付近まで上昇する。
アルファ粒子等によって半導体内に生成された電荷は拡
散によって散逸するため、その影響はアルファ粒子等の
入射後１００ナン秒程度にはほとんどなくなってしまう
。このようにアルファ粒子等の影響がほとんどなくなっ
た時に、節点Ｎ２の電位を再びＯｖに戻す（これは読み
出し書き込み時の状態である）と節点Ｎ１の電位はほぼ （１−Ｃ３−Ｃ８／（Ｃ８＋ Ｃ１）−（Ｃ８＋ ＣＩ
））・ＶＤとなる。このことはアルファ粒子等が入射し
たとしても、容量２０３は貯えられていた電荷量の１′
、１”間の差は比にして Ｃ３／（Ｃ８＋ ＣｌＸＣ８＋ Ｃ２）たけ保存される
ことを意味する。この値は例えばＣＩ＝０２＝Ｃ８／１
０とすれば８２．６％となる。このように本発明の半導
体記憶装置に使われているメモリセルでは、アルファ粒
子等の入射によって容量２０３の一方の節点にのみリー
ク電流が流れ込んでも、その容量に貯蔵していた電荷の
多くを保存できる。
散によって散逸するため、その影響はアルファ粒子等の
入射後１００ナン秒程度にはほとんどなくなってしまう
。このようにアルファ粒子等の影響がほとんどなくなっ
た時に、節点Ｎ２の電位を再びＯｖに戻す（これは読み
出し書き込み時の状態である）と節点Ｎ１の電位はほぼ （１−Ｃ３−Ｃ８／（Ｃ８＋ Ｃ１）−（Ｃ８＋ ＣＩ
））・ＶＤとなる。このことはアルファ粒子等が入射し
たとしても、容量２０３は貯えられていた電荷量の１′
、１”間の差は比にして Ｃ３／（Ｃ８＋ ＣｌＸＣ８＋ Ｃ２）たけ保存される
ことを意味する。この値は例えばＣＩ＝０２＝Ｃ８／１
０とすれば８２．６％となる。このように本発明の半導
体記憶装置に使われているメモリセルでは、アルファ粒
子等の入射によって容量２０３の一方の節点にのみリー
ク電流が流れ込んでも、その容量に貯蔵していた電荷の
多くを保存できる。
上記の電荷保存の効果はアルファ粒子等の入射のときだ
けでなく、例えばこのメモリセルを構成するＭＯＳＦＥ
Ｔの一方のリーク電流が大きい場合でも発揮される。例
えば、このメモリセルを構成するＭＯＳＦＥＴの一方が
結晶性の悪いシリコン膜上に形成されたリーク電流の大
きい薄膜ＭＯ８電界効果トランジスタ（以下ＳＯＩ−Ｍ
Ｏ８ＦＥＴという）であっても、そのメモリセルの電荷
保持時間はオフ状態のＳＯＩ−ＭＯＳＦＥＴに流れるリ
ーク電流と容量２０３で決まる時定数よりも大きくでき
る。
けでなく、例えばこのメモリセルを構成するＭＯＳＦＥ
Ｔの一方のリーク電流が大きい場合でも発揮される。例
えば、このメモリセルを構成するＭＯＳＦＥＴの一方が
結晶性の悪いシリコン膜上に形成されたリーク電流の大
きい薄膜ＭＯ８電界効果トランジスタ（以下ＳＯＩ−Ｍ
Ｏ８ＦＥＴという）であっても、そのメモリセルの電荷
保持時間はオフ状態のＳＯＩ−ＭＯＳＦＥＴに流れるリ
ーク電流と容量２０３で決まる時定数よりも大きくでき
る。
本発明の半導体記憶装置では、選択されないメモリセル
のＮＭＯ８ＦＥＴが、そのメモリセルと同じ信号線２０
７につながる他のメモリセルが選択される度にオンにな
る。しかしこのオンになる時間は読み出し書き込みサイ
クル時間の例えば１１１０ぐらいの期間にできる。その
ため、例えばＰＭＯ８ＦＥＴのリーク電流がＮＭＯ８Ｆ
ＥＴの１０倍ぐらいであっても、本発明の半導体記憶装
置内のメモリセルは、そのＮＭＯ８ＦＥＴと容量によっ
て構成される１トランジスタ１キャパシタメモリセル並
の電荷保持時間をもつ。
のＮＭＯ８ＦＥＴが、そのメモリセルと同じ信号線２０
７につながる他のメモリセルが選択される度にオンにな
る。しかしこのオンになる時間は読み出し書き込みサイ
クル時間の例えば１１１０ぐらいの期間にできる。その
ため、例えばＰＭＯ８ＦＥＴのリーク電流がＮＭＯ８Ｆ
ＥＴの１０倍ぐらいであっても、本発明の半導体記憶装
置内のメモリセルは、そのＮＭＯ８ＦＥＴと容量によっ
て構成される１トランジスタ１キャパシタメモリセル並
の電荷保持時間をもつ。
第１図の構造は例えば第３図の製造方法で形成すること
ができる。第３図（ａ）はＰ型シリコン結晶基板の表面
にＮ型領域２０２、その上部の絶縁体膜２０３、絶縁体
膜２０４を形成したところを示す。絶縁体膜２０３は、
Ｎ型領域２０２とその上に形成される導電体膜２１２間
の容量を小さくするため、厚く形成されている。第３図
（ｂ）は溝キヤパシタプロセスによりＮ型領域２０５、
反転防止用のＰ型領域２０６、絶縁体膜２０７、導電体
膜２０８、容量用絶縁体膜２０９をそれぞれ形成した後
湾をポリシリコン２１０で埋めたところを示す。このプ
ロセスの間に絶縁体膜２０４′はゲート絶縁体膜２０４
と厚い絶縁体膜２０３′になる。第３図（Ｃ）は（ｂ）
の状態で導電体膜２１２、絶縁体膜２１３を順次全面に
形成したところを示す。ここで２１１は後の工程で導電
体膜２１２をエツチング除去するときの終了点を与える
５ｉ０２膜などの物質である。第３図（ｄ）は溝キヤパ
シタ部の絶縁体膜２１３、導電体膜２１２をエツチング
除去し、その穴の側面に絶縁体膜２１４を形成した後、
その穴にポリシリコン２１５を埋めたところである。こ
のあとＳＯＩ−ＰＭＯ８ＦＥＴを２個形成しそのＰＭＯ
８ＦＥＴの間のＰ型シリコン膜に接続する導電体膜のパ
ターンを形成すれば第１図の構造が得られる。
ができる。第３図（ａ）はＰ型シリコン結晶基板の表面
にＮ型領域２０２、その上部の絶縁体膜２０３、絶縁体
膜２０４を形成したところを示す。絶縁体膜２０３は、
Ｎ型領域２０２とその上に形成される導電体膜２１２間
の容量を小さくするため、厚く形成されている。第３図
（ｂ）は溝キヤパシタプロセスによりＮ型領域２０５、
反転防止用のＰ型領域２０６、絶縁体膜２０７、導電体
膜２０８、容量用絶縁体膜２０９をそれぞれ形成した後
湾をポリシリコン２１０で埋めたところを示す。このプ
ロセスの間に絶縁体膜２０４′はゲート絶縁体膜２０４
と厚い絶縁体膜２０３′になる。第３図（Ｃ）は（ｂ）
の状態で導電体膜２１２、絶縁体膜２１３を順次全面に
形成したところを示す。ここで２１１は後の工程で導電
体膜２１２をエツチング除去するときの終了点を与える
５ｉ０２膜などの物質である。第３図（ｄ）は溝キヤパ
シタ部の絶縁体膜２１３、導電体膜２１２をエツチング
除去し、その穴の側面に絶縁体膜２１４を形成した後、
その穴にポリシリコン２１５を埋めたところである。こ
のあとＳＯＩ−ＰＭＯ８ＦＥＴを２個形成しそのＰＭＯ
８ＦＥＴの間のＰ型シリコン膜に接続する導電体膜のパ
ターンを形成すれば第１図の構造が得られる。
以上説明の便宜上、第１図、第２図に示される構造、回
路構成実施例を用いたが、本発明はこれに限るものでは
ない。トランジスタの種類、導電型、しきい値電圧、電
源電圧は他の適当なものまたは値でも構わない。
路構成実施例を用いたが、本発明はこれに限るものでは
ない。トランジスタの種類、導電型、しきい値電圧、電
源電圧は他の適当なものまたは値でも構わない。
（発明の効果）
以」二説明してきたように、本発明の半導体記憶装置は
アルファ粒子などの放射性粒子によって引き起こされる
ソフトエラーの発生が少なく、且つ下層素子による凹凸
が少ないため積層小型化したメモリセルを容易に使うこ
とができる。
アルファ粒子などの放射性粒子によって引き起こされる
ソフトエラーの発生が少なく、且つ下層素子による凹凸
が少ないため積層小型化したメモリセルを容易に使うこ
とができる。
第１図は本発明の半導体記憶装置の一実施例の構造を示
す図、第２図は第１図の半導体記憶装置の等価回路を示
す図、第３図は第１図の構造を得るための製造方法の一
例を示す図である。 半 １ 図 ノｏｒ、ｐも２シリコ〉スト東憂 享 ３ 図
す図、第２図は第１図の半導体記憶装置の等価回路を示
す図、第３図は第１図の構造を得るための製造方法の一
例を示す図である。 半 １ 図 ノｏｒ、ｐも２シリコ〉スト東憂 享 ３ 図
Claims (1)
- 第１導電型半導体基板、該第１導電型半導体基板の一
主面上に形成された複数の第２導電型領域、前記第１導
電型半導体基板上に形成された絶縁体膜、該絶縁体膜上
第１の第２導電型領域および該第１の第２導電型領域に
隣り合う第２の第２導電型領域にまたがって形成され第
２導電型トランジスタのゲート電極となる導電膜、該導
電膜上に絶縁膜を介して形成された第１導電型薄膜トラ
ンジスタ、第１の第２導電型領域と第１導電型薄膜トラ
ンジスタの一方の通電電極の間に形成されたキャパシタ
、を含むことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070156A JPS62226657A (ja) | 1986-03-27 | 1986-03-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070156A JPS62226657A (ja) | 1986-03-27 | 1986-03-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62226657A true JPS62226657A (ja) | 1987-10-05 |
Family
ID=13423425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61070156A Pending JPS62226657A (ja) | 1986-03-27 | 1986-03-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62226657A (ja) |
-
1986
- 1986-03-27 JP JP61070156A patent/JPS62226657A/ja active Pending
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