JPS5843568A - 相補型絶縁ゲ−ト電界効果半導体メモリ装置 - Google Patents

相補型絶縁ゲ−ト電界効果半導体メモリ装置

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JPS5843568A
JPS5843568A JP56141892A JP14189281A JPS5843568A JP S5843568 A JPS5843568 A JP S5843568A JP 56141892 A JP56141892 A JP 56141892A JP 14189281 A JP14189281 A JP 14189281A JP S5843568 A JPS5843568 A JP S5843568A
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JP
Japan
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wire
wiring
wirings
memory device
word
Prior art date
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Pending
Application number
JP56141892A
Other languages
English (en)
Inventor
Isao Sasaki
佐々木 勇男
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Publication of JPS5843568A publication Critical patent/JPS5843568A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は相補型絶縁ダート電界効果半導体(以下、0M
O8と称する)メモリに係〉、4$−にそのセルのレイ
アクトに関する。
一般に、1コの0MO8−にルに於ては、2本のビy)
線、2本の電源線(Wee線とGND−49)、  1
本のワード線、および2本の内部配線が必要とされる。
従来のレイアウト例を511図に示す=従来杜、第1図
に示すごとく、Vcc@jを拡散層配*。
ワード線4をポリシリコノ配曽、2本のビット纏lおよ
びs’、GND線3ならびに2本の内部配線をアル電ニ
ウム配線で形成していた。このような。
セル’eti、 一方向KS本のアルイエラム配線が走
〉、セルサイズを縮小す為上で、ネックとなりていた。
更にポリシクロ/ワード線の抵抗が大きい九す、信号一
連が連〈、アクセス時間を高速化する上で障害となって
いえ。
本郷明の目的は、ヒのような従来の欠点のな%A。
縮少化され、かつ高速アクセス可能なCMO8メ七り装
置の搗供にある。
本発明は、 0MO8メモリ装置において、ワード線と
電源線の少くとも1本を同一の配線層で形成することを
特徴としている。
以下1本発明の一実施例について1図面を用いて説明す
る。本発明を実施した0MO8メそりのセルの例を第2
11に示す。第2図に於て、Wee@2は拡散層配線、
ビット繍1および1′はアル電配線によ〉形成されてい
る。GND@6およびワード線6は、4リプデン配線(
クロスハツチングをほどこした配線)によシ、ビット線
と直交する方向に形成、されている。本実施例によれば
、ワード線をモ・?プデン配線によシ形成することによ
、、1%、ワー。
の配線層即ちそり、プデ/装置allcXIJ形成する
仁とによシ、ア′−電=ウム配鐘の数を4本(ビ・ト線
、2本と内部配線2本)に減らしてか〉、セル面積の縮
小化が可能にな゛うている◎ 以上め如く1本発明はQ−ド曽の低抵抗化とセルの縮小
化を同時に達成しておl)、CMOSメモリー配線とし
ては、4種の金属および各種のシリサイドが可能である
”、。
・・・1′・:・:
【図面の簡単な説明】
第1図は従来のCMo 8メモリ装置のセル部分の平面
図、第2図は本発明実施例のCMOSメモリ装置の七ル
ー分の平面図である。 ニクム)、2・・・・・・Mac線(拡散層)、3・・
・・・・GND4゛線(′アルミニウム)、4・・・・
・・ワード線(アルミニウム)、5・・・・・・GND
線(モリプデ2)、6・・・・・・ワニ、ド線(モ替プ
デ/)  である′。

Claims (1)

    【特許請求の範囲】
  1. 相補型絶縁ゲート電界効果半導体メモリ装置に於て、電
    源配線の少くとも1つとワード°配線とが同一め配線層
    によシ形成されていることを特徴とする相補型絶縁ゲー
    ト電界効果半導体メモリ装置。
JP56141892A 1981-09-09 1981-09-09 相補型絶縁ゲ−ト電界効果半導体メモリ装置 Pending JPS5843568A (ja)

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