JPS5843568A - 相補型絶縁ゲ−ト電界効果半導体メモリ装置 - Google Patents
相補型絶縁ゲ−ト電界効果半導体メモリ装置Info
- Publication number
- JPS5843568A JPS5843568A JP56141892A JP14189281A JPS5843568A JP S5843568 A JPS5843568 A JP S5843568A JP 56141892 A JP56141892 A JP 56141892A JP 14189281 A JP14189281 A JP 14189281A JP S5843568 A JPS5843568 A JP S5843568A
- Authority
- JP
- Japan
- Prior art keywords
- wire
- wiring
- wirings
- memory device
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型絶縁ダート電界効果半導体(以下、0M
O8と称する)メモリに係〉、4$−にそのセルのレイ
アクトに関する。
O8と称する)メモリに係〉、4$−にそのセルのレイ
アクトに関する。
一般に、1コの0MO8−にルに於ては、2本のビy)
線、2本の電源線(Wee線とGND−49)、 1
本のワード線、および2本の内部配線が必要とされる。
線、2本の電源線(Wee線とGND−49)、 1
本のワード線、および2本の内部配線が必要とされる。
従来のレイアウト例を511図に示す=従来杜、第1図
に示すごとく、Vcc@jを拡散層配*。
に示すごとく、Vcc@jを拡散層配*。
ワード線4をポリシリコノ配曽、2本のビット纏lおよ
びs’、GND線3ならびに2本の内部配線をアル電ニ
ウム配線で形成していた。このような。
びs’、GND線3ならびに2本の内部配線をアル電ニ
ウム配線で形成していた。このような。
セル’eti、 一方向KS本のアルイエラム配線が走
〉、セルサイズを縮小す為上で、ネックとなりていた。
〉、セルサイズを縮小す為上で、ネックとなりていた。
更にポリシクロ/ワード線の抵抗が大きい九す、信号一
連が連〈、アクセス時間を高速化する上で障害となって
いえ。
連が連〈、アクセス時間を高速化する上で障害となって
いえ。
本郷明の目的は、ヒのような従来の欠点のな%A。
縮少化され、かつ高速アクセス可能なCMO8メ七り装
置の搗供にある。
置の搗供にある。
本発明は、 0MO8メモリ装置において、ワード線と
電源線の少くとも1本を同一の配線層で形成することを
特徴としている。
電源線の少くとも1本を同一の配線層で形成することを
特徴としている。
以下1本発明の一実施例について1図面を用いて説明す
る。本発明を実施した0MO8メそりのセルの例を第2
11に示す。第2図に於て、Wee@2は拡散層配線、
ビット繍1および1′はアル電配線によ〉形成されてい
る。GND@6およびワード線6は、4リプデン配線(
クロスハツチングをほどこした配線)によシ、ビット線
と直交する方向に形成、されている。本実施例によれば
、ワード線をモ・?プデン配線によシ形成することによ
、、1%、ワー。
る。本発明を実施した0MO8メそりのセルの例を第2
11に示す。第2図に於て、Wee@2は拡散層配線、
ビット繍1および1′はアル電配線によ〉形成されてい
る。GND@6およびワード線6は、4リプデン配線(
クロスハツチングをほどこした配線)によシ、ビット線
と直交する方向に形成、されている。本実施例によれば
、ワード線をモ・?プデン配線によシ形成することによ
、、1%、ワー。
の配線層即ちそり、プデ/装置allcXIJ形成する
仁とによシ、ア′−電=ウム配鐘の数を4本(ビ・ト線
、2本と内部配線2本)に減らしてか〉、セル面積の縮
小化が可能にな゛うている◎ 以上め如く1本発明はQ−ド曽の低抵抗化とセルの縮小
化を同時に達成しておl)、CMOSメモリー配線とし
ては、4種の金属および各種のシリサイドが可能である
。
仁とによシ、ア′−電=ウム配鐘の数を4本(ビ・ト線
、2本と内部配線2本)に減らしてか〉、セル面積の縮
小化が可能にな゛うている◎ 以上め如く1本発明はQ−ド曽の低抵抗化とセルの縮小
化を同時に達成しておl)、CMOSメモリー配線とし
ては、4種の金属および各種のシリサイドが可能である
。
”、。
・・・1′・:・:
第1図は従来のCMo 8メモリ装置のセル部分の平面
図、第2図は本発明実施例のCMOSメモリ装置の七ル
ー分の平面図である。 ニクム)、2・・・・・・Mac線(拡散層)、3・・
・・・・GND4゛線(′アルミニウム)、4・・・・
・・ワード線(アルミニウム)、5・・・・・・GND
線(モリプデ2)、6・・・・・・ワニ、ド線(モ替プ
デ/) である′。
図、第2図は本発明実施例のCMOSメモリ装置の七ル
ー分の平面図である。 ニクム)、2・・・・・・Mac線(拡散層)、3・・
・・・・GND4゛線(′アルミニウム)、4・・・・
・・ワード線(アルミニウム)、5・・・・・・GND
線(モリプデ2)、6・・・・・・ワニ、ド線(モ替プ
デ/) である′。
Claims (1)
- 相補型絶縁ゲート電界効果半導体メモリ装置に於て、電
源配線の少くとも1つとワード°配線とが同一め配線層
によシ形成されていることを特徴とする相補型絶縁ゲー
ト電界効果半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56141892A JPS5843568A (ja) | 1981-09-09 | 1981-09-09 | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56141892A JPS5843568A (ja) | 1981-09-09 | 1981-09-09 | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5843568A true JPS5843568A (ja) | 1983-03-14 |
Family
ID=15302587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56141892A Pending JPS5843568A (ja) | 1981-09-09 | 1981-09-09 | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5843568A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59217356A (ja) * | 1983-05-25 | 1984-12-07 | Nec Corp | 半導体記憶装置 |
JPS601864A (ja) * | 1983-06-20 | 1985-01-08 | Toshiba Corp | 半導体メモリ |
JPS604253A (ja) * | 1983-06-23 | 1985-01-10 | Nec Corp | 半導体集積回路メモリ |
JPS60127757A (ja) * | 1983-12-15 | 1985-07-08 | Fujitsu Ltd | 半導体記憶装置 |
JPS60234360A (ja) * | 1984-05-07 | 1985-11-21 | Nec Corp | 半導体記憶装置 |
JPS6159867A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
JPS62204650A (ja) * | 1986-03-05 | 1987-09-09 | Hitachi Ltd | Pb信号試験方式 |
US4716450A (en) * | 1984-06-26 | 1987-12-29 | Nec Corporation | Semiconductor integrated circuit having complementary field effect transistors |
JPH0214567A (ja) * | 1989-05-24 | 1990-01-18 | Hitachi Ltd | 半導体集積回路装置の製法 |
-
1981
- 1981-09-09 JP JP56141892A patent/JPS5843568A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59217356A (ja) * | 1983-05-25 | 1984-12-07 | Nec Corp | 半導体記憶装置 |
JPH0345551B2 (ja) * | 1983-05-25 | 1991-07-11 | Nippon Electric Co | |
JPS601864A (ja) * | 1983-06-20 | 1985-01-08 | Toshiba Corp | 半導体メモリ |
JPS604253A (ja) * | 1983-06-23 | 1985-01-10 | Nec Corp | 半導体集積回路メモリ |
JPS60127757A (ja) * | 1983-12-15 | 1985-07-08 | Fujitsu Ltd | 半導体記憶装置 |
JPS60234360A (ja) * | 1984-05-07 | 1985-11-21 | Nec Corp | 半導体記憶装置 |
US4716450A (en) * | 1984-06-26 | 1987-12-29 | Nec Corporation | Semiconductor integrated circuit having complementary field effect transistors |
JPS6159867A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
JPS62204650A (ja) * | 1986-03-05 | 1987-09-09 | Hitachi Ltd | Pb信号試験方式 |
JPH0214567A (ja) * | 1989-05-24 | 1990-01-18 | Hitachi Ltd | 半導体集積回路装置の製法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5843568A (ja) | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 | |
KR970063679A (ko) | 집적회로내에 금속 상호 접속선을 배선하는 방법 및 이에 의해 제조된 집적회로 | |
JPS591199U (ja) | 半導体メモリ素子 | |
JPS59167049A (ja) | 半導体装置 | |
JPS58199557A (ja) | ダイナミツクメモリ装置 | |
JPS5854654A (ja) | 半導体集積回路装置 | |
US7566589B2 (en) | Apparatus and method for signal bus line layout in semiconductor device | |
JPH07118507B2 (ja) | バンプ実装を用いる半導体集積回路 | |
JPH05243482A (ja) | 半導体集積回路 | |
JPS6197849A (ja) | ゲ−トアレイlsi装置 | |
JPS6265449A (ja) | 半導体集積回路装置 | |
JPH0247851A (ja) | 出力バッファ回路を備えた半導体集積回路装置 | |
JPS58222573A (ja) | 半導体集積回路装置 | |
US20040256741A1 (en) | Apparatus and method for signal bus line layout in semiconductor device | |
JP2515029B2 (ja) | 半導体記憶装置 | |
JP2946746B2 (ja) | 半導体集積装置 | |
JP2634800B2 (ja) | 半導体集積回路スタンダードセル | |
JP2621442B2 (ja) | 半導体記憶装置 | |
JPS60134462A (ja) | 集積化半導体論理回路装置 | |
JPH0722516A (ja) | 半導体集積回路装置 | |
JPH0210870A (ja) | 半導体集積回路装置 | |
JP3052374B2 (ja) | Cmos集積回路のレイアウト方法 | |
JPH0621329A (ja) | 樹脂封止型半導体装置 | |
JPS5820146B2 (ja) | ハンドウタイキオクカイロ | |
JPS6022327A (ja) | 半導体装置 |