JPH0553305B2 - - Google Patents
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- JPH0553305B2 JPH0553305B2 JP61304982A JP30498286A JPH0553305B2 JP H0553305 B2 JPH0553305 B2 JP H0553305B2 JP 61304982 A JP61304982 A JP 61304982A JP 30498286 A JP30498286 A JP 30498286A JP H0553305 B2 JPH0553305 B2 JP H0553305B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
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Description
【発明の詳細な説明】
〔発明の目的〕
〔産業上の利用分野〕
本発明は、第１ゲートが埋め込みゲート構造
で、第２ゲートも埋め込みゲート構造を有するダ
ブルゲート静電誘導サイリスタ（Double Gate
Static Induction Thyristor、以下DGSIThy.と
略称する）の製造方法に関する。
で、第２ゲートも埋め込みゲート構造を有するダ
ブルゲート静電誘導サイリスタ（Double Gate
Static Induction Thyristor、以下DGSIThy.と
略称する）の製造方法に関する。
本発明の製造工程を用いれば、比較的容易に
DGSIThy.を実現することができる。本発明の製
造工程により実現されるDGSIThy.は中・小電力
を非常に高速、高効率で直交変換できる。
DGSIThy.を実現することができる。本発明の製
造工程により実現されるDGSIThy.は中・小電力
を非常に高速、高効率で直交変換できる。
従来、ゲート・ターン・オフサイリスタ
（Gate Turn off Thyristor、以下GTOと略称す
る）や静電誘導サイリスタ（Static Induction
Thyristor、以下SIThy.と略称する）において、
ターン・オフ速度を向上させるために、アノー
ド・エミツタ短絡構造や金拡散あるいは重金属拡
散によるライフタイム制御等が広く行われてい
る。
（Gate Turn off Thyristor、以下GTOと略称す
る）や静電誘導サイリスタ（Static Induction
Thyristor、以下SIThy.と略称する）において、
ターン・オフ速度を向上させるために、アノー
ド・エミツタ短絡構造や金拡散あるいは重金属拡
散によるライフタイム制御等が広く行われてい
る。
一方、上記の方法よりも更にスイツチング速度
が速い上にオン電圧も低くなるダブルゲート形
SIThy.が本発明者によつて既に提案され、特許
第1115656号（特公昭57−4100号）「静電誘導型サ
イリスタ」及び特許第1089074号（特公昭56−
32794号）「静電誘導型サイリスタの製造方法」に
開示されており、その構造及び製造方法が提案さ
れている。前記特許第1115656号には、第１ゲー
ト及び第２ゲートが平面ゲート、第１ゲートが平
面ゲートで第２ゲートが埋め込みゲート、第１ゲ
ート及び第２ゲートが埋め込みゲート、第１ゲー
トが埋め込みゲートで第２ゲートが平面ゲートで
構成されるDGSIThy.の構造が提案されている。
又、特許第1115656号及び特許第1089074号にその
製造方法が提案されている。基板には高抵抗基板
を使用し、化学あるいは機械研磨して厚さ30〜
100μｍ程度にする工程が含まれる。又、第１ゲ
ート及び第２ゲートから電極を取るために、基板
両面からのエツチングや、非常に深いエツチング
等が必要となる。また、基板両面から制御電極を
取り出す構造のDGSIThy.の製造工程では、基板
両面からのマスク工程が必要となる。
が速い上にオン電圧も低くなるダブルゲート形
SIThy.が本発明者によつて既に提案され、特許
第1115656号（特公昭57−4100号）「静電誘導型サ
イリスタ」及び特許第1089074号（特公昭56−
32794号）「静電誘導型サイリスタの製造方法」に
開示されており、その構造及び製造方法が提案さ
れている。前記特許第1115656号には、第１ゲー
ト及び第２ゲートが平面ゲート、第１ゲートが平
面ゲートで第２ゲートが埋め込みゲート、第１ゲ
ート及び第２ゲートが埋め込みゲート、第１ゲー
トが埋め込みゲートで第２ゲートが平面ゲートで
構成されるDGSIThy.の構造が提案されている。
又、特許第1115656号及び特許第1089074号にその
製造方法が提案されている。基板には高抵抗基板
を使用し、化学あるいは機械研磨して厚さ30〜
100μｍ程度にする工程が含まれる。又、第１ゲ
ート及び第２ゲートから電極を取るために、基板
両面からのエツチングや、非常に深いエツチング
等が必要となる。また、基板両面から制御電極を
取り出す構造のDGSIThy.の製造工程では、基板
両面からのマスク工程が必要となる。
一方、上述の如き製造法の難点を解決する簡単
化された製造方法となる構造として第１ゲートを
平面ゲート、第２ゲートを埋め込みゲート構造に
て構成するDGSIThy.の製造方法も本発明者らに
より提案、実施され特願昭60−257285号「ダブル
ゲート静電誘導サイリスタの製造方法」に開示さ
れている。この構造のDGSIThy.の場合第１ゲー
トが平面構造であるためカソードとの間の耐圧が
低いという問題点があつた。
化された製造方法となる構造として第１ゲートを
平面ゲート、第２ゲートを埋め込みゲート構造に
て構成するDGSIThy.の製造方法も本発明者らに
より提案、実施され特願昭60−257285号「ダブル
ゲート静電誘導サイリスタの製造方法」に開示さ
れている。この構造のDGSIThy.の場合第１ゲー
トが平面構造であるためカソードとの間の耐圧が
低いという問題点があつた。
DGSIThy.は、４端子素子であるので、その構
造及び製造方法が複雑になる。前記特許第
1115656号及び特許第1089074号に示されている製
造方法は、いずれも高抵抗基板を使用していて、
化学あるいは機械研磨して厚さ30〜100μｍ程度
にする工程が含まれるため、大口径ウエハを使用
する場合取り扱いが非常に難しい。又、第１ゲー
ト及び第２ゲートから電極を取るために半導体基
板両面からのシリコンエツチング又は、比較的浅
いシリコンエツチングと比較的深いシリコンエツ
チング又は半導体基板を数10μｍ残しての深いシ
リコンエツチング等のエツチング工程を行なわな
ければならない。更に、半導体基板の両面から制
御電極を取る構造では両面からのマスク工程を施
さなければならないため、ウエハの取り扱いや製
造工程上パツケージ等に難点がある。
造及び製造方法が複雑になる。前記特許第
1115656号及び特許第1089074号に示されている製
造方法は、いずれも高抵抗基板を使用していて、
化学あるいは機械研磨して厚さ30〜100μｍ程度
にする工程が含まれるため、大口径ウエハを使用
する場合取り扱いが非常に難しい。又、第１ゲー
ト及び第２ゲートから電極を取るために半導体基
板両面からのシリコンエツチング又は、比較的浅
いシリコンエツチングと比較的深いシリコンエツ
チング又は半導体基板を数10μｍ残しての深いシ
リコンエツチング等のエツチング工程を行なわな
ければならない。更に、半導体基板の両面から制
御電極を取る構造では両面からのマスク工程を施
さなければならないため、ウエハの取り扱いや製
造工程上パツケージ等に難点がある。
本発明は、第１ゲートが埋め込みゲート構造
で、第２ゲートも埋め込みゲート構造で構成さ
れ、それぞれ第１ゲート、第２ゲートの周囲にガ
ードリング構造を導入し両ゲート電極が、半導体
基板の一方の面から取り出せる構造のガードリン
グ付DGSIThy.の構造とその製造方法を提供する
もので、これまでに本構造のガードリング付
DGSIThy.の構造とその製造方法に関する提案は
ない。本製造工程はp+基板を使用しマスク工程
は全て一方の面から施し、３度のエピタキシヤル
成長を行ない、アノード−第２ゲート間、第２ゲ
ート−第１ゲート間、第１ゲート−カソード間の
領域を形成し、２つの制御電極を取り出すために
２回のシリコンエツチング工程を必要とする。こ
のため、前述した製造上の困難が解決され、比較
的容易にDGSIThy.が製作できる。
で、第２ゲートも埋め込みゲート構造で構成さ
れ、それぞれ第１ゲート、第２ゲートの周囲にガ
ードリング構造を導入し両ゲート電極が、半導体
基板の一方の面から取り出せる構造のガードリン
グ付DGSIThy.の構造とその製造方法を提供する
もので、これまでに本構造のガードリング付
DGSIThy.の構造とその製造方法に関する提案は
ない。本製造工程はp+基板を使用しマスク工程
は全て一方の面から施し、３度のエピタキシヤル
成長を行ない、アノード−第２ゲート間、第２ゲ
ート−第１ゲート間、第１ゲート−カソード間の
領域を形成し、２つの制御電極を取り出すために
２回のシリコンエツチング工程を必要とする。こ
のため、前述した製造上の困難が解決され、比較
的容易にDGSIThy.が製作できる。
又、第１ゲート及び第２ゲートの周囲にそれぞ
れ逆導電形のガードリング構造を同時プロセスで
（マスク工程を増やすことなく）製造できるため
所望の耐圧も安定的に信頼性高く得られるという
構造的特徴もある。
れ逆導電形のガードリング構造を同時プロセスで
（マスク工程を増やすことなく）製造できるため
所望の耐圧も安定的に信頼性高く得られるという
構造的特徴もある。
本発明による製造工程で実現されるDGSIThy.
は、第１ゲートが埋め込みゲート、第２ゲートも
埋め込みゲートであり、取り扱える電力としては
耐圧的には600V〜1000V程度は容易に得られ、
電流的には100A級も単一ゲート静電誘導サイリ
スタと同程度のチツプ寸法で得られる。従来の単
一ゲート静電誘導サイリスタに比べスイツチング
速度が非常に速くなり、又順方向電圧降下が更に
低下したものとなる。
は、第１ゲートが埋め込みゲート、第２ゲートも
埋め込みゲートであり、取り扱える電力としては
耐圧的には600V〜1000V程度は容易に得られ、
電流的には100A級も単一ゲート静電誘導サイリ
スタと同程度のチツプ寸法で得られる。従来の単
一ゲート静電誘導サイリスタに比べスイツチング
速度が非常に速くなり、又順方向電圧降下が更に
低下したものとなる。
以下、図面を参照して本発明の実施例を説明す
る。
る。
第１図ａ乃至第１図ｊは本発明のDGSIThy.の
製造方法を示す断面図である。
製造方法を示す断面図である。
又第１図ｊは本発明のDGSIThy.の断面構造を
示す。基板には、面方位（111）のp+シリコンウ
エハ１０を用いる。p+シリコンウエハ１０はp+
アノード領域を形成するので、抵抗率はできるだ
け低い方がよい。
示す。基板には、面方位（111）のp+シリコンウ
エハ１０を用いる。p+シリコンウエハ１０はp+
アノード領域を形成するので、抵抗率はできるだ
け低い方がよい。
次に第１図ａに示すようにp+シリコンウエハ
１０上に、例えば抵抗率ρ104Ωcm程度、厚さ
が32μｍ程度のｐ（p-）形エピタキシヤル層１１
を形成する。ｐ（p-）形エピタキシヤル層１１の
抵抗率ρと厚さは、本発明のDGSIThy.の第２ゲ
ート−アノード間の設計耐圧値や素子の特性によ
り決定される。
１０上に、例えば抵抗率ρ104Ωcm程度、厚さ
が32μｍ程度のｐ（p-）形エピタキシヤル層１１
を形成する。ｐ（p-）形エピタキシヤル層１１の
抵抗率ρと厚さは、本発明のDGSIThy.の第２ゲ
ート−アノード間の設計耐圧値や素子の特性によ
り決定される。
次に第１図ｂに示すように、埋め込みn+第２
ゲート領域１２を形成するための選択拡散を行な
う。例えばマスク材料として酸化膜１３をｐ形エ
ピタキシヤル層上に着けて、マスク工程を経て、
例えば砒素イオンAs+を面濃度１×1016ion／cm2、
加速電圧80keVの条件でイオン注入する。イオン
注入後1150℃で20時間窒素雰囲気中でアニールす
ることにより例えば拡散深さxj6μｍのn+第２ゲ
ート領域１２が形成できる。n+第２ゲート領域
１２間の間隔は、本発明のDGSIThy.の第２ゲー
トによる電圧利得μを決定する要因となる。電圧
増幅率μは、逆方向ゲート電圧（−VG1Kまたは
＋VG2A）とオフ電圧VATOの比である。n+第２ゲ
ート領域１２の形成は熱拡散で行なつてもよい
し、不純物もAsに限らず燐Ｐ等でもよい。As、
Sb等の混合不純物をドープするかドープされた
エピ層を用いてもよい。
ゲート領域１２を形成するための選択拡散を行な
う。例えばマスク材料として酸化膜１３をｐ形エ
ピタキシヤル層上に着けて、マスク工程を経て、
例えば砒素イオンAs+を面濃度１×1016ion／cm2、
加速電圧80keVの条件でイオン注入する。イオン
注入後1150℃で20時間窒素雰囲気中でアニールす
ることにより例えば拡散深さxj6μｍのn+第２ゲ
ート領域１２が形成できる。n+第２ゲート領域
１２間の間隔は、本発明のDGSIThy.の第２ゲー
トによる電圧利得μを決定する要因となる。電圧
増幅率μは、逆方向ゲート電圧（−VG1Kまたは
＋VG2A）とオフ電圧VATOの比である。n+第２ゲ
ート領域１２の形成は熱拡散で行なつてもよい
し、不純物もAsに限らず燐Ｐ等でもよい。As、
Sb等の混合不純物をドープするかドープされた
エピ層を用いてもよい。
次に第１図ｃに示すように第１ゲート−第２ゲ
ート間に相当するn-エピタキシヤル層１４を形
成する。例えば四塩化ケイ素SiCl4とキヤリアガ
スとして水素H2、不純物源としてPCl3を用いた
1100℃の成長で不純物密度２×1013〜５×1014
cm-3、例えば厚さ10〜100μｍ程度のn-エピタキ
シヤル層１４を成長させる。シリコンのエピタキ
シヤル成長は、1100℃程度の温度で行なうので
n+第２ゲート領域１２からエピタキシヤル成長
層へのオートドープが起きる。このためn+第２
ゲート領域がｎ形不純物密度の大きな領域でつな
がり易くなり、素子の特性がノーマリオフになり
易い。特にノーマリオン形の素子特性を得る場合
にはｐ形エピタキシヤル層を薄く成長した後に
n-エピタキシヤル層１４を形成するとよい。例
えば、四塩化ケイ素SiCl4とキヤリアガスとして
水素H2、不純物源としてBBr3を用いた1100℃の
成長で不純物密度１×1016cm-3、厚さ１〜3μｍ
のｐ形エピタキシヤル層を形成した後、５分間
H2を流し反応管中のBBr3をパージしてからn-エ
ピタキシヤル成長を行なう方法である。n-エピ
タキシヤル層１４の厚さと不純物密度は、
DGSIThy.の素子耐圧等から決められる。n-エピ
タキシヤル層１４を形成した後、第１図ｄに示す
ように酸化膜１６を形成し、マスク工程の後に、
p+第１ゲート領域１５を形成するためにボロン
Ｂを選択的に熱拡散させる。p+第１ゲート領域
１５の拡散深さxjとp+第１ゲート領域間の間隔
は、本発明のDGSIThy.の第１ゲートによる電圧
利得μを決定する要因となる。高抵抗エピ層の厚
さに応じて、例えば、拡散深さxjは3μｍ〜15μｍ
程度に選ばれる。
ート間に相当するn-エピタキシヤル層１４を形
成する。例えば四塩化ケイ素SiCl4とキヤリアガ
スとして水素H2、不純物源としてPCl3を用いた
1100℃の成長で不純物密度２×1013〜５×1014
cm-3、例えば厚さ10〜100μｍ程度のn-エピタキ
シヤル層１４を成長させる。シリコンのエピタキ
シヤル成長は、1100℃程度の温度で行なうので
n+第２ゲート領域１２からエピタキシヤル成長
層へのオートドープが起きる。このためn+第２
ゲート領域がｎ形不純物密度の大きな領域でつな
がり易くなり、素子の特性がノーマリオフになり
易い。特にノーマリオン形の素子特性を得る場合
にはｐ形エピタキシヤル層を薄く成長した後に
n-エピタキシヤル層１４を形成するとよい。例
えば、四塩化ケイ素SiCl4とキヤリアガスとして
水素H2、不純物源としてBBr3を用いた1100℃の
成長で不純物密度１×1016cm-3、厚さ１〜3μｍ
のｐ形エピタキシヤル層を形成した後、５分間
H2を流し反応管中のBBr3をパージしてからn-エ
ピタキシヤル成長を行なう方法である。n-エピ
タキシヤル層１４の厚さと不純物密度は、
DGSIThy.の素子耐圧等から決められる。n-エピ
タキシヤル層１４を形成した後、第１図ｄに示す
ように酸化膜１６を形成し、マスク工程の後に、
p+第１ゲート領域１５を形成するためにボロン
Ｂを選択的に熱拡散させる。p+第１ゲート領域
１５の拡散深さxjとp+第１ゲート領域間の間隔
は、本発明のDGSIThy.の第１ゲートによる電圧
利得μを決定する要因となる。高抵抗エピ層の厚
さに応じて、例えば、拡散深さxjは3μｍ〜15μｍ
程度に選ばれる。
次に第１図ｅに示すように第１ゲート−カソー
ド間に相当するn-エピタキシヤル層１７を形成
する。例えば、n-エピタキシヤル層１４を形成
する例と同様にして成長させて、例えば厚さを
15μｍ程度のn-エピタキシヤル層１７を形成す
る。
ド間に相当するn-エピタキシヤル層１７を形成
する。例えば、n-エピタキシヤル層１４を形成
する例と同様にして成長させて、例えば厚さを
15μｍ程度のn-エピタキシヤル層１７を形成す
る。
次に第１図ｆに示すようにn-エピタキシヤル
層１７上にn+カソード領域１８を形成する。例
えば燐Ｐをn-エピタキシヤル層１７の上から熱
拡散させる。その後に、埋め込みp+第１ゲート
領域１５に電極を設けるためにシリコンエツチン
グを行なう。例えばエツチングのマスク材料とし
て酸化膜１９を着けて、マスク工程を経て、シリ
コンエツチングを行なう。マスク材料としてはシ
リコン窒化膜等も用いることができる。シリコン
エツチングはプラズマエツチングまたはケミカル
ウエツトエツチングで行ない、p+第１ゲート領
域１５が露出したかどうかは、四探針法による抵
抗率の測定でモニターできる。例えば、HF：
HNO3：CH3COOH＝15：100：５の体積比のエ
ツチング液で室温において10μｍ／min程度のエ
ツチングレートでシリコンがエツチングされる。
上記のシリコンエツチング工程により露出した
p+領域の表面不純物密度は、シリコンエツチン
グの制御性やウエハ面内のエツチング深さの分布
等により、かなり低下している部分がある可能性
がある。そのことによりアルミ電極との接触抵抗
が大きくなり、DGSIThy.のスイツチング特性の
低下をまねく。上記の問題点を解決するために、
第１図ｇに示すようにシリコンエツチング後に
p+第１ゲート領域１５の表面露出部分に、例え
ば酸化膜２１をマスク材料として用い、ボロンＢ
を熱拡散させることにより低い抵抗値を得る。
層１７上にn+カソード領域１８を形成する。例
えば燐Ｐをn-エピタキシヤル層１７の上から熱
拡散させる。その後に、埋め込みp+第１ゲート
領域１５に電極を設けるためにシリコンエツチン
グを行なう。例えばエツチングのマスク材料とし
て酸化膜１９を着けて、マスク工程を経て、シリ
コンエツチングを行なう。マスク材料としてはシ
リコン窒化膜等も用いることができる。シリコン
エツチングはプラズマエツチングまたはケミカル
ウエツトエツチングで行ない、p+第１ゲート領
域１５が露出したかどうかは、四探針法による抵
抗率の測定でモニターできる。例えば、HF：
HNO3：CH3COOH＝15：100：５の体積比のエ
ツチング液で室温において10μｍ／min程度のエ
ツチングレートでシリコンがエツチングされる。
上記のシリコンエツチング工程により露出した
p+領域の表面不純物密度は、シリコンエツチン
グの制御性やウエハ面内のエツチング深さの分布
等により、かなり低下している部分がある可能性
がある。そのことによりアルミ電極との接触抵抗
が大きくなり、DGSIThy.のスイツチング特性の
低下をまねく。上記の問題点を解決するために、
第１図ｇに示すようにシリコンエツチング後に
p+第１ゲート領域１５の表面露出部分に、例え
ば酸化膜２１をマスク材料として用い、ボロンＢ
を熱拡散させることにより低い抵抗値を得る。
次に第１図ｈに示すように埋め込みn+第２ゲ
ート領域１２に電極を設けるために、埋め込み
p+第１ゲートのシリコンエツチングと同様にし
て、例えば酸化膜２１をマスク材料として用い
て、埋め込みn+第２ゲート領域１２が露出する
までシリコンエツチングを行なう。上記のシリコ
ンエツチング工程により露出したn+領域の表面
不純物密度はかなり低下している可能性があるの
で、第１図ｉに示すようにシリコンエツチング後
にn+第２ゲート領域の表面露出部分に、例えば
酸化膜２２をマスク材料として用いて、燐Ｐを熱
拡散させることにより抵抗値を低くする。第１ゲ
ート及び第２ゲートに対するボロンＢ及び燐Ｐの
熱拡散の代りに、イオン注入を用いてアニールを
行なつてもよい。
ート領域１２に電極を設けるために、埋め込み
p+第１ゲートのシリコンエツチングと同様にし
て、例えば酸化膜２１をマスク材料として用い
て、埋め込みn+第２ゲート領域１２が露出する
までシリコンエツチングを行なう。上記のシリコ
ンエツチング工程により露出したn+領域の表面
不純物密度はかなり低下している可能性があるの
で、第１図ｉに示すようにシリコンエツチング後
にn+第２ゲート領域の表面露出部分に、例えば
酸化膜２２をマスク材料として用いて、燐Ｐを熱
拡散させることにより抵抗値を低くする。第１ゲ
ート及び第２ゲートに対するボロンＢ及び燐Ｐの
熱拡散の代りに、イオン注入を用いてアニールを
行なつてもよい。
次に第１図ｊに示すように電極としてのアルミ
を蒸着してパターンニングする。アルミ電極のマ
スク工程はn-エピタキシヤル層１４の厚みが比
較的浅く、アルミ電極パターンの間隔が広い場合
には１回で行なえる。しかし、n-エピタキシヤ
ル層１４が厚い場合や、アルミ電極パターンが細
く、間隔が狭い場合には、カソード電極２３、第
１ゲート電極２４、第２ゲート電極２５のマスク
工程を別に行なう方がよい。更に、アルミ電極の
マスク工程の前にシリコンエツチングした部分を
レジスト材料、ポリイミド系樹脂やCVDポリシ
リコン膜あるいはCVDSiO2膜等で埋めて平坦化
することで、より微細な電極もパターンニングで
きる。
を蒸着してパターンニングする。アルミ電極のマ
スク工程はn-エピタキシヤル層１４の厚みが比
較的浅く、アルミ電極パターンの間隔が広い場合
には１回で行なえる。しかし、n-エピタキシヤ
ル層１４が厚い場合や、アルミ電極パターンが細
く、間隔が狭い場合には、カソード電極２３、第
１ゲート電極２４、第２ゲート電極２５のマスク
工程を別に行なう方がよい。更に、アルミ電極の
マスク工程の前にシリコンエツチングした部分を
レジスト材料、ポリイミド系樹脂やCVDポリシ
リコン膜あるいはCVDSiO2膜等で埋めて平坦化
することで、より微細な電極もパターンニングで
きる。
以上の製造方法によれば、７回のマスク工程と
比較的容易なプロセス技術でDGSIThy.を実現す
ることができる。
比較的容易なプロセス技術でDGSIThy.を実現す
ることができる。
第１図ｊが本発明によるDGSIThy.の構造であ
る。構造的特徴としては第１ゲート（p+、１５）
のガードリングとしてn+カソード１８と同時プ
ロセスで形成されるn+ガードリング領域１００
が設けられている点と、第２ゲート（n+、１２）
のガードリングとしてp+ゲート１５と同時プロ
セスで形成されるp+ガードリング領域１５０が
設けられている点にある。それぞれ第1p+ゲート
１５とn+ガードリング１００との距離W1は、第
１ゲート１５・第２ゲート１２間の距離l1と同程
度かもしくは長く設計し、第2n+ゲート１２とp+
ガードリング１５０との距離W2は第２ゲート１
２とアノード１０との間の距離l2と同程度かもし
くは長く設計する。
る。構造的特徴としては第１ゲート（p+、１５）
のガードリングとしてn+カソード１８と同時プ
ロセスで形成されるn+ガードリング領域１００
が設けられている点と、第２ゲート（n+、１２）
のガードリングとしてp+ゲート１５と同時プロ
セスで形成されるp+ガードリング領域１５０が
設けられている点にある。それぞれ第1p+ゲート
１５とn+ガードリング１００との距離W1は、第
１ゲート１５・第２ゲート１２間の距離l1と同程
度かもしくは長く設計し、第2n+ゲート１２とp+
ガードリング１５０との距離W2は第２ゲート１
２とアノード１０との間の距離l2と同程度かもし
くは長く設計する。
このように設計することで、第１ゲート１５・
第２ゲート１２間の耐圧は第１ゲート１５より
n+ガードリング１００方向へのびる空乏層厚さ
及び第１ゲート１５の拡散の曲率で決定されるこ
とになり、第２ゲート１２とアノード１０間の耐
圧は第２ゲート１２よりp+ガードリング１５０
へのびる空乏層の厚さ及び第２ゲートn+領域１
２の拡散の曲率で決定されることになる。
第２ゲート１２間の耐圧は第１ゲート１５より
n+ガードリング１００方向へのびる空乏層厚さ
及び第１ゲート１５の拡散の曲率で決定されるこ
とになり、第２ゲート１２とアノード１０間の耐
圧は第２ゲート１２よりp+ガードリング１５０
へのびる空乏層の厚さ及び第２ゲートn+領域１
２の拡散の曲率で決定されることになる。
次にDGSIThy.の動作を説明する。DGSIThy.
がオフしている状態では、第１ゲート領域間のチ
ヤンネル領域に生じるポテンシヤルの鞍点部であ
る第１の真のゲート点での電位障壁は充分高く保
たれ、カソードからチヤンネルへの電子の注入
は、抑えられている。同じ様に、第２ゲート領域
間のチヤンネル領域に生じるポテンシヤルの鞍点
部である第２の真のゲート点での電位障壁も充分
高く保たれ、アノードからチヤンネルへの正孔の
注入も抑えられている。次に、DGSIThy.をオン
させるために、第１ゲート及び第２ゲートに順バ
イアスを印加する。第１ゲート領域が順バイアス
されると第１の真のゲート点の電位障壁が低くな
り、カソードからチヤンネルへの電子の注入が増
加する。一方、第２ゲート領域が順バイアスされ
第２の真のゲート点の電位障壁が低下すること
で、アノードからチヤンネルへの正孔の注入も増
加する。注入された電子は第２ゲート領域に蓄積
し、第２の真のゲート点の電位障壁は、より低下
し、正孔の注入が更に増加する。注入された正孔
は、第１ゲート領域に蓄積し、第１の真のゲート
点の電位障壁はより低下し、電子の注入も更に増
加する。遂には、DGSIThy.はターン・オンす
る。単一ゲート形SIThy.と比較して、DGSIThy.
は、２つのゲートのポテンシヤルを同時に下げる
ことができるため、ターオン・オン速度が速い。
又、第２ゲート構造により正孔の注入効率も単一
ゲート構造に比べ上がるから、オン電圧も低下す
る。次にDGSIThy.をオフさせるために、第１ゲ
ート及び第２ゲートに逆バイアスを印加する。第
１ゲート領域付近に蓄積している正孔及びチヤン
ネル中の正孔が、第１ゲート領域から吸い出さ
れ、第１の真のゲート点の電位障壁が高くなり、
カソードからの電子の注入が止められる。同時
に、第２ゲート領域が逆バイアスされることで、
第２ゲート領域付近に蓄積している電子及びチヤ
ンネル中の電子が第２ゲート領域から吸い出さ
れ、第２の真のゲート点の電位障壁が高くなりア
ノードからの正孔の注入が止められる。電子及び
正孔の注入が阻止されるとDGSIThy.は、ター
ン・オフする。単一ゲート形SIThy.では、ター
ン・オフ時に、第２ベース領域に蓄積している電
子は、再結合で消滅するかあるいはアノード側に
流れ去ることでしか減少しないため、いわゆるテ
イリング時間がありターン・オフ時間が長くな
る。一方DGSIThy.では、第２ゲート領域から強
制的に電子を引き抜くために、テイリングがなく
ターン・オフ速度は、大幅に改善される。又、第
１ゲート及び第２ゲートのポテンシヤルを同時に
高くするから、キヤリアの注入はすぐに阻止さ
れ、第１及び第２のゲートにおける電流利得も高
くなる。
がオフしている状態では、第１ゲート領域間のチ
ヤンネル領域に生じるポテンシヤルの鞍点部であ
る第１の真のゲート点での電位障壁は充分高く保
たれ、カソードからチヤンネルへの電子の注入
は、抑えられている。同じ様に、第２ゲート領域
間のチヤンネル領域に生じるポテンシヤルの鞍点
部である第２の真のゲート点での電位障壁も充分
高く保たれ、アノードからチヤンネルへの正孔の
注入も抑えられている。次に、DGSIThy.をオン
させるために、第１ゲート及び第２ゲートに順バ
イアスを印加する。第１ゲート領域が順バイアス
されると第１の真のゲート点の電位障壁が低くな
り、カソードからチヤンネルへの電子の注入が増
加する。一方、第２ゲート領域が順バイアスされ
第２の真のゲート点の電位障壁が低下すること
で、アノードからチヤンネルへの正孔の注入も増
加する。注入された電子は第２ゲート領域に蓄積
し、第２の真のゲート点の電位障壁は、より低下
し、正孔の注入が更に増加する。注入された正孔
は、第１ゲート領域に蓄積し、第１の真のゲート
点の電位障壁はより低下し、電子の注入も更に増
加する。遂には、DGSIThy.はターン・オンす
る。単一ゲート形SIThy.と比較して、DGSIThy.
は、２つのゲートのポテンシヤルを同時に下げる
ことができるため、ターオン・オン速度が速い。
又、第２ゲート構造により正孔の注入効率も単一
ゲート構造に比べ上がるから、オン電圧も低下す
る。次にDGSIThy.をオフさせるために、第１ゲ
ート及び第２ゲートに逆バイアスを印加する。第
１ゲート領域付近に蓄積している正孔及びチヤン
ネル中の正孔が、第１ゲート領域から吸い出さ
れ、第１の真のゲート点の電位障壁が高くなり、
カソードからの電子の注入が止められる。同時
に、第２ゲート領域が逆バイアスされることで、
第２ゲート領域付近に蓄積している電子及びチヤ
ンネル中の電子が第２ゲート領域から吸い出さ
れ、第２の真のゲート点の電位障壁が高くなりア
ノードからの正孔の注入が止められる。電子及び
正孔の注入が阻止されるとDGSIThy.は、ター
ン・オフする。単一ゲート形SIThy.では、ター
ン・オフ時に、第２ベース領域に蓄積している電
子は、再結合で消滅するかあるいはアノード側に
流れ去ることでしか減少しないため、いわゆるテ
イリング時間がありターン・オフ時間が長くな
る。一方DGSIThy.では、第２ゲート領域から強
制的に電子を引き抜くために、テイリングがなく
ターン・オフ速度は、大幅に改善される。又、第
１ゲート及び第２ゲートのポテンシヤルを同時に
高くするから、キヤリアの注入はすぐに阻止さ
れ、第１及び第２のゲートにおける電流利得も高
くなる。
本発明の第１図ｊに示すDGSIThy.の構造によ
つて、第１ゲート・第２ゲート間耐圧600〜
1000Vのものが容易に得られ、n+ガードリング構
造１００が有効であることが確認されており、ま
たn+ゲートと第２アノード間もｐエピ層の厚さ
及び不純物密度で決まる耐圧がp+ガードリング
構造１５０の導入によつて得られている。
つて、第１ゲート・第２ゲート間耐圧600〜
1000Vのものが容易に得られ、n+ガードリング構
造１００が有効であることが確認されており、ま
たn+ゲートと第２アノード間もｐエピ層の厚さ
及び不純物密度で決まる耐圧がp+ガードリング
構造１５０の導入によつて得られている。
本発明の製造方法は、DGSIThy.において第１
及び第２ゲートをともに埋め込みゲート構造で実
現するための最も簡単な製造方法であり、マスク
工程７枚で1000V耐圧100A級のデバイスまで拡
張可能である。新規なガードリング構造はマスク
工程を増加させることなく同時プロセスとして作
成でき、所定の耐圧も安定的に得られる。
及び第２ゲートをともに埋め込みゲート構造で実
現するための最も簡単な製造方法であり、マスク
工程７枚で1000V耐圧100A級のデバイスまで拡
張可能である。新規なガードリング構造はマスク
工程を増加させることなく同時プロセスとして作
成でき、所定の耐圧も安定的に得られる。
素子寸法5.5×9.7mm2で作成された450V−10A級
DGSIThy.の試作結果では、10Aレベルでの順方
向電圧降下1.0V以下10Aのターン・オフ速度は
200ns以下であつた。デバイスのチヤンネル数は
816×２＝1632チヤンネルであり、p+ゲートp+ゲ
ートピツチは33μｍであり、n+ゲートn+ゲートピ
ツチも33μｍである。第１図ｊの導電形をｎとｐ
反対とした構成及び製造方法も当然可能である。
DGSIThy.の試作結果では、10Aレベルでの順方
向電圧降下1.0V以下10Aのターン・オフ速度は
200ns以下であつた。デバイスのチヤンネル数は
816×２＝1632チヤンネルであり、p+ゲートp+ゲ
ートピツチは33μｍであり、n+ゲートn+ゲートピ
ツチも33μｍである。第１図ｊの導電形をｎとｐ
反対とした構成及び製造方法も当然可能である。
本発明によるDGSIThy.の構造及びその製造方
法により、1000V−100A級デバイスも容易に得
られ、中小電力の電力用半導体スイツチングデバ
イスとして工業的価値は大きいと考えられる。
法により、1000V−100A級デバイスも容易に得
られ、中小電力の電力用半導体スイツチングデバ
イスとして工業的価値は大きいと考えられる。
第１図ａ乃至第１図ｊは本発明のDGSIThy.の
製造方法の実施例を示す断面図である。 １０……p+シリコンウエハ、１１……ｐ（p-）
エピタキシヤル層、１２……n+第２ゲート領域、
１３，１６，１９，２０，２１，２２……マスク
用酸化膜、１４……n-エピタキシヤル層、１５
……p+第１ゲート領域、１７……n-エピタキシ
ヤル層、１８……カソード領域、２３……カソー
ド電極、２４……第１ゲート電極、２５……第２
ゲート電極、２６……アノード電極、１００……
n+ガードリング領域、１５０……p+ガードリン
グ領域。
製造方法の実施例を示す断面図である。 １０……p+シリコンウエハ、１１……ｐ（p-）
エピタキシヤル層、１２……n+第２ゲート領域、
１３，１６，１９，２０，２１，２２……マスク
用酸化膜、１４……n-エピタキシヤル層、１５
……p+第１ゲート領域、１７……n-エピタキシ
ヤル層、１８……カソード領域、２３……カソー
ド電極、２４……第１ゲート電極、２５……第２
ゲート電極、２６……アノード電極、１００……
n+ガードリング領域、１５０……p+ガードリン
グ領域。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電形のアノード領域１０と、前記ア
ノード領域に隣接する第１の導電形の第１の低不
純物密度領域１１と、前記第１の低不純物密度領
域に隣接する第２の導電形の第２の低不純物密度
領域１４と、前記第２の低不純物密度領域に隣接
する第２の導電形の第３の低不純物密度領域１７
と、前記第３の低不純物密度領域に隣接し前記第
３の低不純物密度領域よりも高不純物密度を有す
る第２の導電形のカソード領域１８および第１の
ガードリング領域１００と、前記第２の低不純物
密度領域と前記第３の低不純物密度領域に隣接し
前記第３の低不純物密度領域との間に第１のpn
接合を形成する第１の導電形の第１の埋め込みゲ
ート領域１５と、前記第２の低不純物密度領域に
隣接する第１導電形高不純物密度の第２のガード
リング領域１５０と、前記第１の低不純物密度領
域と前記第２の低不純物密度領域に隣接し前記第
１の低不純物密度領域との間に第２のpn接合を
形成する第２の導電形の第２の埋め込みゲート領
域１２と、前記カソード領域上に形成されたカソ
ード電極２３と、前記アノード領域の表面露出部
分に設けられたアノード電極２６と、前記第１の
埋め込みゲート領域の表面露出部分に形成された
第１のゲート電極２４と、前記第２の埋め込みゲ
ート領域の表面露出部分に形成された第２のゲー
ト電極２５とを有し、前記アノード電極と前記カ
ソード電極の間を流れる電流が、前記第１のゲー
ト電極と前記カソード電極の間に加える電圧及び
前記第２のゲート電極と前記アノード電極の間に
加える電圧により制御されることを特徴とするダ
ブルゲート静電誘導サイリスタ。 ２ 第１の導電形のアノード領域１０と、前記ア
ノード領域に隣接する第１の導電形の第１の低不
純物密度領域１１と、前記第１の低不純物密度領
域に隣接する第２の導電形の第２の低不純物密度
領域１４と、前記第２の低不純物密度領域に隣接
する第２の導電形の第３の低不純物密度領域１７
と、前記第３の低不純物密度領域に隣接し前記第
３の低不純物密度領域よりも高不純物密度を有す
る第２の導電形のカソード領域１８および第１の
ガードリング領域１００と、前記第２の低不純物
密度領域と前記第３の低不純物密度領域に隣接し
前記第３の低不純物密度領域との間に第１のpn
接合を形成する第１の導電形の第１の埋め込みゲ
ート領域１５と、前記第２の低不純物密度領域に
隣接する第１導電形高不純物密度の第２のガード
リング領域１５０と、前記第１の低不純物密度領
域と前記第２の低不純物密度領域に隣接し前記第
１の低不純物密度領域との間に第２のpn接合を
形成する第２の導電形の第２の埋め込みゲート領
域１２と、前記カソード領域上に形成されたカソ
ード電極２３と、前記アノード領域の表面露出部
分に設けられたアノード電極２６と、前記第１の
埋め込みゲート領域の表面露出部分に形成された
第１のゲート電極２４と、前記第２の埋め込みゲ
ート領域の表面露出部分に形成された第２のゲー
ト電極２５とを有し、前記アノード電極と前記カ
ソード電極の間を流れる電流が、前記第１のゲー
ト電極と前記カソード電極の間に加える電圧及び
前記第２のゲート電極と前記アノード電極の間に
加える電圧により制御されることを特徴とするダ
ブルゲート静電誘導サイリスタの製造工程であ
り、第１の導電形の半導体基板の表面に、第１の
導電形の第１の低不純物密度シリコンエピタキシ
ヤル層を成長させる第１の工程と、前記半導体基
板及び前記第１の低不純物密度シリコンエピタキ
シヤル層の表面露出部分を酸化した後、マスク工
程を経て、第２の導電形の不純物を拡散させて、
前記第２の埋め込みゲート領域を形成する第２の
工程と、前記第１の低不純物密度シリコンエピタ
キシヤル層上に第２の導電形の第２の低不純物密
度シリコンエピタキシヤル層を成長させる第３の
工程と、前記半導体基板と前記第２の低不純物密
度シリコンエピタキシヤル層の表面露出部分を酸
化した後、マスク工程を経て、第１の導電形の不
純物を拡散させて、前記第１の埋め込みゲート領
域１５および前記第２のガードリング領域１５０
を形成する第４の工程と、前記第２の低不純物密
度シリコンエピタキシヤル層上に第２の導電形の
第３の低不純物密度シリコンエピタキシヤル層を
成長させる第５の工程と、前記第３の低不純物密
度シリコンエピタキシヤル層上に第２の導電形の
不純物を拡散させて前記カソード領域１８および
前記第１のガードリング領域１００を形成する第
６の工程と、シリコン酸化膜等のマスク材料を付
け、マスク工程を経て、前記第１の埋め込みゲー
ト領域の一部を露出させるために、前記第３の低
不純物密度シリコンエピタキシヤル層をエツチン
グし、前記第１の埋め込みゲート領域の表面露出
部分に第１の導電形の不純物を拡散させる第７の
工程と、シリコン酸化膜等のマスク材料を付け、
マスク工程を経て、前記第２の埋め込みゲート領
域の一部を露出させるために、前記第２の低不純
物密度シリコンエピタキシヤル層をエツチング
し、前記第２の埋め込みゲート領域の表面露出部
分に第２の導電形の不純物を拡散させる第８の工
程と、電極材料を蒸着し、マスク工程後、前記電
極材料をエツチングして前記カソード電極と前記
アノード電極と前記第１のゲート電極と前記第２
のゲート電極とを形成する第９の工程を含むこと
を特徴とするダブルゲート静電誘導サイリスタの
製造方法。 ３ 前記第２の工程と前記第３の工程の間に前記
第１の低不純物密度シリコンエピタキシヤル層上
に第１の導電形のシリコンエピタキシヤル層を成
長させる工程を具備することを特徴とする前記特
許請求の範囲第２項記載のダブルゲート静電誘導
サイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30498286A JPS63155666A (ja) | 1986-12-18 | 1986-12-18 | ダブルゲ−ト静電誘導サイリスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30498286A JPS63155666A (ja) | 1986-12-18 | 1986-12-18 | ダブルゲ−ト静電誘導サイリスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155666A JPS63155666A (ja) | 1988-06-28 |
| JPH0553305B2 true JPH0553305B2 (ja) | 1993-08-09 |
Family
ID=17939648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30498286A Granted JPS63155666A (ja) | 1986-12-18 | 1986-12-18 | ダブルゲ−ト静電誘導サイリスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244479A (ja) * | 2000-02-29 | 2001-09-07 | Tokin Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632794A (en) * | 1979-08-24 | 1981-04-02 | Fujitsu Ltd | Printed board wiring pattern processing system |
| JPS574100A (en) * | 1980-06-10 | 1982-01-09 | Sharp Kk | Voice information output device |
-
1986
- 1986-12-18 JP JP30498286A patent/JPS63155666A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632794A (en) * | 1979-08-24 | 1981-04-02 | Fujitsu Ltd | Printed board wiring pattern processing system |
| JPS574100A (en) * | 1980-06-10 | 1982-01-09 | Sharp Kk | Voice information output device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63155666A (ja) | 1988-06-28 |
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