JPH0257348B2 - - Google Patents
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- JPH0257348B2 JPH0257348B2 JP60257285A JP25728585A JPH0257348B2 JP H0257348 B2 JPH0257348 B2 JP H0257348B2 JP 60257285 A JP60257285 A JP 60257285A JP 25728585 A JP25728585 A JP 25728585A JP H0257348 B2 JPH0257348 B2 JP H0257348B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔発明の目的〕
〔産業上の利用分野〕
本発明は、第１ゲートが表面ゲート構造で、第
２ゲートが埋め込みゲート構造を有するダブルゲ
ート静電誘導サイリスタ（Double Gate Static
Induction Thyristor、以下DGSIThy.と略称す
る）の製造方法に関する。本発明の製造工程を用
いれば、比較的容易にDGSIThy.を実現すること
がきる。本発明の製造工程により実現される
DGSIThy.は中、小電力を非常に高速、高効率で
直交変換できる。
２ゲートが埋め込みゲート構造を有するダブルゲ
ート静電誘導サイリスタ（Double Gate Static
Induction Thyristor、以下DGSIThy.と略称す
る）の製造方法に関する。本発明の製造工程を用
いれば、比較的容易にDGSIThy.を実現すること
がきる。本発明の製造工程により実現される
DGSIThy.は中、小電力を非常に高速、高効率で
直交変換できる。
［従来の技術］
従来、ゲート・ターン・オフサイリスタ
（Gate Turn off Thyristor、以下GTOと略称す
る）や静電誘導サイリスタ（Static Induction
Thyristor、以下SIThy.と略称する）において、
ターン・オフ速度をを向上させるために、アノー
ド・エミツタ短絡構造や金拡散あるいは重金属拡
散によるライフタイム制御等が広く行われてい
る。
（Gate Turn off Thyristor、以下GTOと略称す
る）や静電誘導サイリスタ（Static Induction
Thyristor、以下SIThy.と略称する）において、
ターン・オフ速度をを向上させるために、アノー
ド・エミツタ短絡構造や金拡散あるいは重金属拡
散によるライフタイム制御等が広く行われてい
る。
一方、上記の方法よりも更にスイツチング速度
が速い上にオン電圧も低くなるダブルゲート形
SIThy.が本願発明者によつて既に提案され、特
許第1115656号「静電誘導型サイリスタ」及び特
許第1089074号「静電誘導型サイリスタの製造方
法」に開示されており、その構造及び製造方法が
提案されている。前記特許第1115656号には、第
１ゲート及び第２ゲートが平面ゲート、第１ゲー
トが平面ゲートで第２ゲートが埋め込みゲート、
第１ゲート及び第２ゲートが埋め込みゲート、第
１ゲートが埋め込みゲートで第２ゲートが平面ゲ
ートで構成されるDGSIThy.の構造例が提案され
ている。又、特許第1115656号及び特許第1089074
号にその製造方法が提案されている。基板には高
抵抗基板を使用し、化学あるいは機械研磨して厚
さ30〜100μm程度にする工程が含まれる。又、第
１ゲート及び第２ゲートから電極を取るために、
基板両面からのエツチングや、非常に深いエツチ
ング等が必要となる。又、基板両面から制御電極
を取り出す構造のDGSIThy.の製造工程では、基
板両面からのマスク工程が必要となる。
が速い上にオン電圧も低くなるダブルゲート形
SIThy.が本願発明者によつて既に提案され、特
許第1115656号「静電誘導型サイリスタ」及び特
許第1089074号「静電誘導型サイリスタの製造方
法」に開示されており、その構造及び製造方法が
提案されている。前記特許第1115656号には、第
１ゲート及び第２ゲートが平面ゲート、第１ゲー
トが平面ゲートで第２ゲートが埋め込みゲート、
第１ゲート及び第２ゲートが埋め込みゲート、第
１ゲートが埋め込みゲートで第２ゲートが平面ゲ
ートで構成されるDGSIThy.の構造例が提案され
ている。又、特許第1115656号及び特許第1089074
号にその製造方法が提案されている。基板には高
抵抗基板を使用し、化学あるいは機械研磨して厚
さ30〜100μm程度にする工程が含まれる。又、第
１ゲート及び第２ゲートから電極を取るために、
基板両面からのエツチングや、非常に深いエツチ
ング等が必要となる。又、基板両面から制御電極
を取り出す構造のDGSIThy.の製造工程では、基
板両面からのマスク工程が必要となる。
［発明が解決しようとする問題点］
DGSIThy.は、４端子素子であるので、その構
造及び製造方法が複雑になる。前記特許第
1115656号及び特許第1089074号に示されている製
造方法は、いずれも高抵抗基板を使用していて、
化学あるいは機械研磨して厚さ30〜100μm程度に
する工程が含まれるため、大口径ウエハを使用す
る場合、取り扱いが非常に難しい。又、第１ゲー
ト及び第２ゲートから電極を取るために半導体基
板両面からのシリコンエツチング又は、比較的浅
いシリコンエツチングと比較的深いシリコンエツ
チング又は半導体基板を数十μm残しての深いシ
リコンエツチング等のエツチング工程を行なわな
ければならない。更に、半導体基板の両面から制
御電極を取る構造では両面からのマスク工程を施
さなければならないため、ウエハの取り扱いや製
造工程上パツケージ等に難点がある。
造及び製造方法が複雑になる。前記特許第
1115656号及び特許第1089074号に示されている製
造方法は、いずれも高抵抗基板を使用していて、
化学あるいは機械研磨して厚さ30〜100μm程度に
する工程が含まれるため、大口径ウエハを使用す
る場合、取り扱いが非常に難しい。又、第１ゲー
ト及び第２ゲートから電極を取るために半導体基
板両面からのシリコンエツチング又は、比較的浅
いシリコンエツチングと比較的深いシリコンエツ
チング又は半導体基板を数十μm残しての深いシ
リコンエツチング等のエツチング工程を行なわな
ければならない。更に、半導体基板の両面から制
御電極を取る構造では両面からのマスク工程を施
さなければならないため、ウエハの取り扱いや製
造工程上パツケージ等に難点がある。
［問題点を解決するための手段］
本発明は、第１ゲートが平面ゲート構造で、第
２ゲートが埋め込みゲート構造で構成され、両ゲ
ート電極が、半導体基体の一方の面から取り出せ
る構造のDGSIThy.の製造方法を提供するもの
で、これまでに本構造の製造工程に関する提案は
ない。本製造工程はp+基板を使用しマスク工程
は全て一方の面から施し、２度のエピタキシヤル
成長を行ない、アノード−第２ゲート間、第１ゲ
ート第２ゲート間の領域を形成し、２つの制御電
極を取り出すために必要なシリコンエツチングの
工程も１回でよい。このため、前述した製造上の
困難が解決され、比較的容易にDGSIThy.が製作
できる。
２ゲートが埋め込みゲート構造で構成され、両ゲ
ート電極が、半導体基体の一方の面から取り出せ
る構造のDGSIThy.の製造方法を提供するもの
で、これまでに本構造の製造工程に関する提案は
ない。本製造工程はp+基板を使用しマスク工程
は全て一方の面から施し、２度のエピタキシヤル
成長を行ない、アノード−第２ゲート間、第１ゲ
ート第２ゲート間の領域を形成し、２つの制御電
極を取り出すために必要なシリコンエツチングの
工程も１回でよい。このため、前述した製造上の
困難が解決され、比較的容易にDGSIThy.が製作
できる。
本発明による製造工程で実現されるDGSIThy.
は、第１ゲートが平面ゲート、第２ゲートが埋め
込みゲートであるため、取り扱える電力としては
耐圧的には600V〜1000V程度、電流的には100A
以下といつた中小電力用途であるが、従来の単一
ゲート静電誘導サイリスタに比べスイツチング速
度が非常に速くなり、又順方向電圧降下が更に低
下したものとなる。
は、第１ゲートが平面ゲート、第２ゲートが埋め
込みゲートであるため、取り扱える電力としては
耐圧的には600V〜1000V程度、電流的には100A
以下といつた中小電力用途であるが、従来の単一
ゲート静電誘導サイリスタに比べスイツチング速
度が非常に速くなり、又順方向電圧降下が更に低
下したものとなる。
［実施例］
以下、図面を参照して本発明の実施例を説明す
る。
る。
第１図ａ乃至第１図ｇは本発明のDGSIThy.の
製造方法を示す断面図である。基板には、面方位
１１１のp+シリコンウウエハ１０を用いる。P+
シリンウエハ１０はp+アノード領域を形成する
ので抵抗率はできるだけ低い方がよい。
製造方法を示す断面図である。基板には、面方位
１１１のp+シリコンウウエハ１０を用いる。P+
シリンウエハ１０はp+アノード領域を形成する
ので抵抗率はできるだけ低い方がよい。
次に第１図ａに示すようにp+シリコンウエハ
１０上に、例えば抵抗率ρ70.4Ωcm程度、厚さ
が12.5μm程度のｐ（p-）形エピタキシヤル層１１
を形成する。ｐ（p-）形エピタキシヤル層１１の
抵抗率ρと厚さは、本発明のDGSIThy.の第２ゲ
ート−アノード間設計耐圧値や素子の特性により
決定される。
１０上に、例えば抵抗率ρ70.4Ωcm程度、厚さ
が12.5μm程度のｐ（p-）形エピタキシヤル層１１
を形成する。ｐ（p-）形エピタキシヤル層１１の
抵抗率ρと厚さは、本発明のDGSIThy.の第２ゲ
ート−アノード間設計耐圧値や素子の特性により
決定される。
次に第１図ｂに示すように、埋め込みn+第２
ゲート領域１２を形成するための選択拡散を行な
う。例えばマスク材料としてのアルミ１３をｐ形
エピタキシヤル層上に蒸着し、マスク工程を経
て、例えば砒素イオンAs+を面濃度１×1016ion／
cm2、加速電圧80keVの条件でイオン注入する。イ
オン注入後、1150℃で６時間窒素雰囲気中でアニ
ールすることにより拡散深さxj4.6μmのn+第２
ゲート領域１２が形成できる。n+第２ゲート領
域１２の拡散深さxjとn+第２ゲート領域１２間の
間隔は、本発明のDGSIThy.の第２ゲートによる
電圧利得μを決定する要因となる。電圧増幅率μ
は、逆方向ゲート電圧（−VG1kまたは＋VG2A）と
オフ電圧VATOの比である。n+第２ゲート領域１
２の形成は熱拡散で行なつてもよいし、不純物も
Asに限らず燐Ｐ等でもよい。As，Sb等の混合不
純物をドープするかドープされたエピ層を用いて
もよい。
ゲート領域１２を形成するための選択拡散を行な
う。例えばマスク材料としてのアルミ１３をｐ形
エピタキシヤル層上に蒸着し、マスク工程を経
て、例えば砒素イオンAs+を面濃度１×1016ion／
cm2、加速電圧80keVの条件でイオン注入する。イ
オン注入後、1150℃で６時間窒素雰囲気中でアニ
ールすることにより拡散深さxj4.6μmのn+第２
ゲート領域１２が形成できる。n+第２ゲート領
域１２の拡散深さxjとn+第２ゲート領域１２間の
間隔は、本発明のDGSIThy.の第２ゲートによる
電圧利得μを決定する要因となる。電圧増幅率μ
は、逆方向ゲート電圧（−VG1kまたは＋VG2A）と
オフ電圧VATOの比である。n+第２ゲート領域１
２の形成は熱拡散で行なつてもよいし、不純物も
Asに限らず燐Ｐ等でもよい。As，Sb等の混合不
純物をドープするかドープされたエピ層を用いて
もよい。
次に第１図ｃに示すように第１ゲート−第２ゲ
ート間に相当するｎ−エピタキシヤル層１４を形
成する。例えば、四塩化ケイ素SiCl4とキヤリア
ガスとして水素H2、不純物源としてPCl3を用い
た1100℃の成長で不純物密度２×1013〜５×
1014cm-3、例えば厚さ10〜100μm程度のn-エピ
タキシヤル層１４を成長させる。シリコンのエピ
タキシヤル成長は、1100℃程度の温度で行なうの
でn+第２ゲート領域１２からエピタキシヤル成
長層へのオートドープが起きる。このためn+第
２ゲート領域間がｎ形不純物密度の大きな領域で
つながり易くなり、素子の特性がノーマリオフに
なり易い。特にノーマリオン形の素子特性を得る
場合にはｐ形エピタキシヤル層をを薄く成長した
後にn-エピタキシヤル層１４を形成するとよい。
例えば、四塩化ケイ素SiCl4とキヤリアガスとし
て水素H2不純物源としてBBr3を用いた1100℃の
成長で不純物密度１×1016cm-3、厚さ１〜
3μmのｐ形エピタキシヤル層を形成した後、５分
間H2を流し反応管中のBBr3をパージしてからn-
エピタキシヤル成長を行なう方法である。n-エ
ピタキシヤル層１４の厚さと不純物密度は、
DGSIThy.の素子耐圧等から決められる。n-エピ
タキシヤル層１４を形成した後、第１図ｄに示す
ように酸化、マスク工程後、p+第１ゲート領域
１５を形成するためにボロンＢを選択的に熱拡散
させる。p+第１ゲート領域１５の拡散深さxjとp+
第１ゲート領域間の間隔は、本発明のダブルゲー
ト形SIサイリスタの第１ゲートによる電圧利得μ
を決定する要因となる。高抵抗エピ層の厚さに応
じて例えば、拡散深さxjは3μm〜15μm程度に選
ばれる。
ート間に相当するｎ−エピタキシヤル層１４を形
成する。例えば、四塩化ケイ素SiCl4とキヤリア
ガスとして水素H2、不純物源としてPCl3を用い
た1100℃の成長で不純物密度２×1013〜５×
1014cm-3、例えば厚さ10〜100μm程度のn-エピ
タキシヤル層１４を成長させる。シリコンのエピ
タキシヤル成長は、1100℃程度の温度で行なうの
でn+第２ゲート領域１２からエピタキシヤル成
長層へのオートドープが起きる。このためn+第
２ゲート領域間がｎ形不純物密度の大きな領域で
つながり易くなり、素子の特性がノーマリオフに
なり易い。特にノーマリオン形の素子特性を得る
場合にはｐ形エピタキシヤル層をを薄く成長した
後にn-エピタキシヤル層１４を形成するとよい。
例えば、四塩化ケイ素SiCl4とキヤリアガスとし
て水素H2不純物源としてBBr3を用いた1100℃の
成長で不純物密度１×1016cm-3、厚さ１〜
3μmのｐ形エピタキシヤル層を形成した後、５分
間H2を流し反応管中のBBr3をパージしてからn-
エピタキシヤル成長を行なう方法である。n-エ
ピタキシヤル層１４の厚さと不純物密度は、
DGSIThy.の素子耐圧等から決められる。n-エピ
タキシヤル層１４を形成した後、第１図ｄに示す
ように酸化、マスク工程後、p+第１ゲート領域
１５を形成するためにボロンＢを選択的に熱拡散
させる。p+第１ゲート領域１５の拡散深さxjとp+
第１ゲート領域間の間隔は、本発明のダブルゲー
ト形SIサイリスタの第１ゲートによる電圧利得μ
を決定する要因となる。高抵抗エピ層の厚さに応
じて例えば、拡散深さxjは3μm〜15μm程度に選
ばれる。
次に第１図ｅに示すようにn+カソード領域１
７を形成する。n+カソード領域１７の不純物密
度は大きく、又、拡散深さxjは小さい方がオン低
抗が低下し、素子特性も向上する。本製造方法で
は、浅くかつ高濃度のn+カソード領域を実現す
るために、燐ＰをドーピングしたCVDポリシリ
コンを拡散源としてn+カソード領域１７を形成
し、CVDポリシリコン層１８をアルミ電極とn+
カソード領域１７のバツフア層として用いる。例
えば、n+カソード領域１７に不純物を拡散させ
るためのマスク工程後、SiH4とキヤリアとして
H2、不純物源としてPCl3を用いる系で700℃、45
分間の成長で約3500Åの燐ドープポリシリコン層
を形成する。その後、950℃、20分アニールする
ことで例えば拡散深さxj0.5〜0.9μmのn+カソー
ド領域が形成できる。その後、周知のマスク工程
を経て、プラズマエツチングによりポリシリコン
層をパターンニングして、ポリシリコン領域１８
を形成する。更にp+第１ゲート領域１５とアル
ミ電極とのコンタクトホールをあけた後、シリコ
ン窒化膜をデポジシヨンする。このシリコン窒化
膜層１９は、n+第２ゲート領域１２の一部を露
出させ、第２ゲート電極を設けるためのシリコン
エツチングのマスク材料として用いる。シリコン
窒化膜は、例えばNH3とSiH4とキヤリアガスと
してH2を用いる系で780℃、15分の成長で約1300
Å程度堆積させることができる。この工程で使用
するシリコンエツチングのマスク材料の特性とし
て要求されるのは、それ以前の工程で形成されて
いる不純物プロフアイルを変えない程度の低温で
形成できることと、シリコンとのエツチング選択
比が大きいことであり、CVDSn O2、CVDSi O2
等も用いることができる。マスク工程後、窒化膜
をプラズマエツチングでパターンニングし、更に
プラズマエツチングで取り除いたシリコン窒化膜
の下に形成されていたシリコン酸化膜をエツチン
グする。その後シリコン窒化膜層１９をマスクと
してn-エピタキシヤル層１４をエツチングし、
n+第２ゲート領域１２の一部を露出させる。こ
のシリコンエツチングはプラズマエツチングまた
はケミカルウエツトエツチングで行なわれる。
n+ゲート領域１２が露出したかどうかは、四針
法による抵抗率の測定でモニターできる。例え
ば、HF：HNO3：CH3COOH＝15：100：５の体
積比のエツチング液で室温において10μm／min
程度のエツチングレートでシリコンがエツチング
される。上記のシリコンエツチング工程により露
出したp+領域の表面不純物密度は、シリコンエ
ツチングの制御性やウエハ面内のエツチング深さ
の分布等により、かなり低下している部分がある
可能性がある。そのことによりアルミ電極との接
触抵抗が大きくなり、DGSIThy.のスイツチング
特性の低下をまねく。上記の問題点を解決するた
めに、第１図ｆに示すようにシリコンエツチング
後に31n+第２ゲート領域１２の表面露出部分に燐
Ｐをイオン注入する。マスク材料としては、例え
ばアルミを用いる。加速電圧80keVで、３×
1015ion／cm2の燐をイオン注入後、950℃で20分
アニールすることにより数Ω／□のシート抵抗が
得られる。
７を形成する。n+カソード領域１７の不純物密
度は大きく、又、拡散深さxjは小さい方がオン低
抗が低下し、素子特性も向上する。本製造方法で
は、浅くかつ高濃度のn+カソード領域を実現す
るために、燐ＰをドーピングしたCVDポリシリ
コンを拡散源としてn+カソード領域１７を形成
し、CVDポリシリコン層１８をアルミ電極とn+
カソード領域１７のバツフア層として用いる。例
えば、n+カソード領域１７に不純物を拡散させ
るためのマスク工程後、SiH4とキヤリアとして
H2、不純物源としてPCl3を用いる系で700℃、45
分間の成長で約3500Åの燐ドープポリシリコン層
を形成する。その後、950℃、20分アニールする
ことで例えば拡散深さxj0.5〜0.9μmのn+カソー
ド領域が形成できる。その後、周知のマスク工程
を経て、プラズマエツチングによりポリシリコン
層をパターンニングして、ポリシリコン領域１８
を形成する。更にp+第１ゲート領域１５とアル
ミ電極とのコンタクトホールをあけた後、シリコ
ン窒化膜をデポジシヨンする。このシリコン窒化
膜層１９は、n+第２ゲート領域１２の一部を露
出させ、第２ゲート電極を設けるためのシリコン
エツチングのマスク材料として用いる。シリコン
窒化膜は、例えばNH3とSiH4とキヤリアガスと
してH2を用いる系で780℃、15分の成長で約1300
Å程度堆積させることができる。この工程で使用
するシリコンエツチングのマスク材料の特性とし
て要求されるのは、それ以前の工程で形成されて
いる不純物プロフアイルを変えない程度の低温で
形成できることと、シリコンとのエツチング選択
比が大きいことであり、CVDSn O2、CVDSi O2
等も用いることができる。マスク工程後、窒化膜
をプラズマエツチングでパターンニングし、更に
プラズマエツチングで取り除いたシリコン窒化膜
の下に形成されていたシリコン酸化膜をエツチン
グする。その後シリコン窒化膜層１９をマスクと
してn-エピタキシヤル層１４をエツチングし、
n+第２ゲート領域１２の一部を露出させる。こ
のシリコンエツチングはプラズマエツチングまた
はケミカルウエツトエツチングで行なわれる。
n+ゲート領域１２が露出したかどうかは、四針
法による抵抗率の測定でモニターできる。例え
ば、HF：HNO3：CH3COOH＝15：100：５の体
積比のエツチング液で室温において10μm／min
程度のエツチングレートでシリコンがエツチング
される。上記のシリコンエツチング工程により露
出したp+領域の表面不純物密度は、シリコンエ
ツチングの制御性やウエハ面内のエツチング深さ
の分布等により、かなり低下している部分がある
可能性がある。そのことによりアルミ電極との接
触抵抗が大きくなり、DGSIThy.のスイツチング
特性の低下をまねく。上記の問題点を解決するた
めに、第１図ｆに示すようにシリコンエツチング
後に31n+第２ゲート領域１２の表面露出部分に燐
Ｐをイオン注入する。マスク材料としては、例え
ばアルミを用いる。加速電圧80keVで、３×
1015ion／cm2の燐をイオン注入後、950℃で20分
アニールすることにより数Ω／□のシート抵抗が
得られる。
次に第１図ｇに示すように電極としてのアルミ
を蒸着しパターンニングする。アルミ電極のマス
ク工程は、n-エピタキシヤル層１４の厚みが比
較的浅く、又、DGSIThy.のアルミ電極パターン
の間隔が比較的広ければ、１回で行なえる。しか
し、n-エピタキシヤル層１４が厚い場合や、ア
ルミ電極パターンが細く、間隔が狭い場合には、
カソード電極２１、第１ゲート電極２２、第２ゲ
ート電極２３のマスク工程を別に行なう方がよ
い。更に、アルミ電極のマスク工程の前にシリコ
ンエツチングした部分をレジスト材料、ポリイミ
ド系樹脂やCVDポリシリコン膜あるいはCVDSi
O2膜等で埋めて平坦化することで、より微細な
電極もパターンニングできる。
を蒸着しパターンニングする。アルミ電極のマス
ク工程は、n-エピタキシヤル層１４の厚みが比
較的浅く、又、DGSIThy.のアルミ電極パターン
の間隔が比較的広ければ、１回で行なえる。しか
し、n-エピタキシヤル層１４が厚い場合や、ア
ルミ電極パターンが細く、間隔が狭い場合には、
カソード電極２１、第１ゲート電極２２、第２ゲ
ート電極２３のマスク工程を別に行なう方がよ
い。更に、アルミ電極のマスク工程の前にシリコ
ンエツチングした部分をレジスト材料、ポリイミ
ド系樹脂やCVDポリシリコン膜あるいはCVDSi
O2膜等で埋めて平坦化することで、より微細な
電極もパターンニングできる。
以上の製造方法によれば、８回のマスク工程と
比較的容易なプロセス技術でDGSIThy.を実現す
ることができる。
比較的容易なプロセス技術でDGSIThy.を実現す
ることができる。
次にDGSIThy.の動作を説明する。DGSIThy.
がオフしている状態では、第１ゲート領域間のチ
ヤンネル領域に生じるポテンシヤルの鞍点部であ
る第１の真のゲート点での電位障壁は充分高く保
たれ、カソードからチヤンネルへの電子の注入
は、抑えられている。同じ様に、第２ゲート領域
間のチヤンネル領域に生じるポテンシヤルの鞍点
部である第２の真のゲート点での電位障壁も充分
高く保たれ、アノードからチヤンネルへの正孔の
注入も抑えられている。次に、DGSIThy.をオン
させるために、第１ゲート及び第２ゲートに順バ
イアスを印加する。第１ゲート領域が順バイアス
されると第１の真のゲート点の電位障壁が低くな
り、カソードからチヤンネルへの電子の注入が増
加する。一方、第２ゲート領域が順バイアスされ
第２の真のゲート点の電位障壁が低下すること
で、アノードからチヤンネルへの正孔の注入も増
加する。注入された電子は第２ゲート領域に蓄積
し、第２の真のゲート点の電位障壁は、より低下
し、正孔の注入が更に増加する。注入された正孔
は、第１ゲート領域に蓄積し、第１の真のゲート
点の電位障壁はより低下し、電子の注入も更に増
加する。遂には、DGSIThy.はターン・オンす
る。単一ゲート形SIThy.と比較して、DGSIThy.
は、２つのゲートのポテンシヤルを同時に下げる
ことができるため、ターン・オン速度が速い。
又、第２ゲート構造により正孔の注入効率も単一
ゲート構造に比べ上がるから、オン電圧も低下す
る。次にDGSIThy.をオフさせるために、第１ゲ
ート及び第２ゲートに逆バイアスを印加する。第
１ゲート領域が逆バイアスされると、第１ゲート
領域付近に蓄積している電子及びチヤンネル中の
電子が、第１ゲート領域から吸い出され、第１の
真のゲート点の電位障壁が高くなり、カソードか
らの電子の注入が止められる。同時に、第２ゲー
ト領域が逆バイアスされることで、第２ゲート領
域付近に蓄積している正孔及びチヤンネル中の正
孔が第２ゲート領域から吸い出され、第２の真の
ゲート点の電位障壁が高くなりアノードからの正
孔の注入が止められる。電子及び正孔の注入が阻
止されるとDGSIThy.は、ターン・オフする。単
一ゲート形SIThy.では、ターン・オフ時に、第
２ベース領域に蓄積している正孔は、再結合で消
滅するかあるいはアノード側に流れ去ることでし
か減少しないため、いわゆるテイリング時間があ
りターン・オフ時間が長くなる。一方、
DGSIThy.では、第２ゲート領域から強制的に正
孔を引き抜くために、テイリングがなくターン・
オフ速度は、大幅に改善される。又、第１ゲート
及び第２ゲートのポテンシヤルを同時に高くする
から、キヤリアの注入はすぐに阻止され、第１及
び第２のゲートにおける電流利得も高くなる。
がオフしている状態では、第１ゲート領域間のチ
ヤンネル領域に生じるポテンシヤルの鞍点部であ
る第１の真のゲート点での電位障壁は充分高く保
たれ、カソードからチヤンネルへの電子の注入
は、抑えられている。同じ様に、第２ゲート領域
間のチヤンネル領域に生じるポテンシヤルの鞍点
部である第２の真のゲート点での電位障壁も充分
高く保たれ、アノードからチヤンネルへの正孔の
注入も抑えられている。次に、DGSIThy.をオン
させるために、第１ゲート及び第２ゲートに順バ
イアスを印加する。第１ゲート領域が順バイアス
されると第１の真のゲート点の電位障壁が低くな
り、カソードからチヤンネルへの電子の注入が増
加する。一方、第２ゲート領域が順バイアスされ
第２の真のゲート点の電位障壁が低下すること
で、アノードからチヤンネルへの正孔の注入も増
加する。注入された電子は第２ゲート領域に蓄積
し、第２の真のゲート点の電位障壁は、より低下
し、正孔の注入が更に増加する。注入された正孔
は、第１ゲート領域に蓄積し、第１の真のゲート
点の電位障壁はより低下し、電子の注入も更に増
加する。遂には、DGSIThy.はターン・オンす
る。単一ゲート形SIThy.と比較して、DGSIThy.
は、２つのゲートのポテンシヤルを同時に下げる
ことができるため、ターン・オン速度が速い。
又、第２ゲート構造により正孔の注入効率も単一
ゲート構造に比べ上がるから、オン電圧も低下す
る。次にDGSIThy.をオフさせるために、第１ゲ
ート及び第２ゲートに逆バイアスを印加する。第
１ゲート領域が逆バイアスされると、第１ゲート
領域付近に蓄積している電子及びチヤンネル中の
電子が、第１ゲート領域から吸い出され、第１の
真のゲート点の電位障壁が高くなり、カソードか
らの電子の注入が止められる。同時に、第２ゲー
ト領域が逆バイアスされることで、第２ゲート領
域付近に蓄積している正孔及びチヤンネル中の正
孔が第２ゲート領域から吸い出され、第２の真の
ゲート点の電位障壁が高くなりアノードからの正
孔の注入が止められる。電子及び正孔の注入が阻
止されるとDGSIThy.は、ターン・オフする。単
一ゲート形SIThy.では、ターン・オフ時に、第
２ベース領域に蓄積している正孔は、再結合で消
滅するかあるいはアノード側に流れ去ることでし
か減少しないため、いわゆるテイリング時間があ
りターン・オフ時間が長くなる。一方、
DGSIThy.では、第２ゲート領域から強制的に正
孔を引き抜くために、テイリングがなくターン・
オフ速度は、大幅に改善される。又、第１ゲート
及び第２ゲートのポテンシヤルを同時に高くする
から、キヤリアの注入はすぐに阻止され、第１及
び第２のゲートにおける電流利得も高くなる。
［発明の効果］
本発明によれば、マスク工程はすべてカソード
側の一面方向から施すことが出来、従来のダブル
ゲート静電誘導サイリスタの製造工程のような両
面合わせの複雑な工程は必要でなく、製造工程の
歩留りも向上する。さらに本発明によれば、２つ
の制御電極を取り出すシリコンエツチングの工程
も１回で良く、きわめて容易にダブルゲート構造
が実現できる。
側の一面方向から施すことが出来、従来のダブル
ゲート静電誘導サイリスタの製造工程のような両
面合わせの複雑な工程は必要でなく、製造工程の
歩留りも向上する。さらに本発明によれば、２つ
の制御電極を取り出すシリコンエツチングの工程
も１回で良く、きわめて容易にダブルゲート構造
が実現できる。
以上説明した本発明の実施例のうち、最も基本
的な部分であるところの第１図ａ乃至第１図ｇに
示す実施例の製造方法により製作したDGSIThy.
の特性例を説明する。
的な部分であるところの第１図ａ乃至第１図ｇに
示す実施例の製造方法により製作したDGSIThy.
の特性例を説明する。
製作した素子の面積は、1.24×2.34mm、チヤン
ネル数66、p+第１ゲート間隔及びn+第２ゲート
間隔は10μm、単位チヤンネル長は1.385mmであ
る。第１ゲートと第２ゲートのストライプは平行
になつている。
ネル数66、p+第１ゲート間隔及びn+第２ゲート
間隔は10μm、単位チヤンネル長は1.385mmであ
る。第１ゲートと第２ゲートのストライプは平行
になつている。
製作したDGSIThy.の第１ゲート制御による電
流−電圧特性とその時の回路を第２図ａに、第２
ゲート制御による電流−電圧特性とその時の回路
を第２図ｂにそれぞれ示す。第２図ａにおいて、
第２ゲートは開放状態で測定している。第１ゲー
トバイアスOVでアノード−カソード間電圧約
120Vが阻止されていて、第１ゲートバイアス−
1.5Vで約180Vが阻止されている。第１ゲートバ
イアス0.6Vでターン・オンしている。第２図ｂ
の第２ゲート制御による電流−電圧特性において
第１ゲートは、開放状態になされている。アノー
ド−第２ゲート間のバイアス電圧である第２ゲー
トバイアスOVで、約120Vが阻止されていて、第
２ゲートバイアス−0.6Vでターン・オンしてい
る。ここに示したDGSIThy.の特性は、第１ゲー
ト制御特性及び第２制御特性ともにノーマリオフ
であるが、第１ゲートがノーマリオンで第２ゲー
トがノーマリオフ等の組み合わせが考えられる。
第３図ａはDGSIThy.のスイツチング波形であ
り、第１ゲートを電気的に、第２ゲートを光でド
ライブしたもので、その時の測定回路を第３図ｂ
に示す。第３図ａでVAKはアノード電圧波形、IAK
はアノード電流波形VG1Kは第１ゲートをドライ
ブするMOSトランジスタに加えるゲートパルス
波形を示している。又、第３図ｂでｎチヤンネル
SIPTは第２ゲートを光ドライブするためのｎチ
ヤンネル静電誘導サイリスタ、ｐチヤンネル
MOS及びｎチヤンネルMOSは、第１ゲートをド
ライブするためのMOSトランジスタ、LQはクエ
ンチ光パルスである。又、第３図ｂ中で、VG1T＝
1.04V、VG1Q＝−3.94V、VG2Q＝5.0V、R1＝10k
Ω、R2＝10kΩ、R3＝100kΩ、R4＝50Ω、V1＝
1.82V、V2＝3.5V、V3＝−5V、、RL＝100Ωであ
る。第１ゲートドライブのパルス電圧−9.4V、
クエンチ光パルス強度10mW／cm2において、アノ
ード電圧VAK＝100V、アノード電流IAK＝1Aがタ
ーン・オン時間830ns、ターン・オフ時間840nsで
スイツチングされていて、テイリングは見られな
い。なお、アノード電流1Aは、約30A／cm2のア
ノード電流密度に相当する。又、アノード電流
1A時のオン電圧は、1.6Vである。DGSIThy.の
ドライブ方法としては、第１ゲート及び第２ゲー
トを光でドライブする方法もあるし、勿論、両ゲ
ートを電気的にドライブしてもあるいは第１ゲー
トを電気的に第２ゲートを光でドライブしてもよ
い。
流−電圧特性とその時の回路を第２図ａに、第２
ゲート制御による電流−電圧特性とその時の回路
を第２図ｂにそれぞれ示す。第２図ａにおいて、
第２ゲートは開放状態で測定している。第１ゲー
トバイアスOVでアノード−カソード間電圧約
120Vが阻止されていて、第１ゲートバイアス−
1.5Vで約180Vが阻止されている。第１ゲートバ
イアス0.6Vでターン・オンしている。第２図ｂ
の第２ゲート制御による電流−電圧特性において
第１ゲートは、開放状態になされている。アノー
ド−第２ゲート間のバイアス電圧である第２ゲー
トバイアスOVで、約120Vが阻止されていて、第
２ゲートバイアス−0.6Vでターン・オンしてい
る。ここに示したDGSIThy.の特性は、第１ゲー
ト制御特性及び第２制御特性ともにノーマリオフ
であるが、第１ゲートがノーマリオンで第２ゲー
トがノーマリオフ等の組み合わせが考えられる。
第３図ａはDGSIThy.のスイツチング波形であ
り、第１ゲートを電気的に、第２ゲートを光でド
ライブしたもので、その時の測定回路を第３図ｂ
に示す。第３図ａでVAKはアノード電圧波形、IAK
はアノード電流波形VG1Kは第１ゲートをドライ
ブするMOSトランジスタに加えるゲートパルス
波形を示している。又、第３図ｂでｎチヤンネル
SIPTは第２ゲートを光ドライブするためのｎチ
ヤンネル静電誘導サイリスタ、ｐチヤンネル
MOS及びｎチヤンネルMOSは、第１ゲートをド
ライブするためのMOSトランジスタ、LQはクエ
ンチ光パルスである。又、第３図ｂ中で、VG1T＝
1.04V、VG1Q＝−3.94V、VG2Q＝5.0V、R1＝10k
Ω、R2＝10kΩ、R3＝100kΩ、R4＝50Ω、V1＝
1.82V、V2＝3.5V、V3＝−5V、、RL＝100Ωであ
る。第１ゲートドライブのパルス電圧−9.4V、
クエンチ光パルス強度10mW／cm2において、アノ
ード電圧VAK＝100V、アノード電流IAK＝1Aがタ
ーン・オン時間830ns、ターン・オフ時間840nsで
スイツチングされていて、テイリングは見られな
い。なお、アノード電流1Aは、約30A／cm2のア
ノード電流密度に相当する。又、アノード電流
1A時のオン電圧は、1.6Vである。DGSIThy.の
ドライブ方法としては、第１ゲート及び第２ゲー
トを光でドライブする方法もあるし、勿論、両ゲ
ートを電気的にドライブしてもあるいは第１ゲー
トを電気的に第２ゲートを光でドライブしてもよ
い。
本発明による製造方法により、マスク枚数８枚
の比較的容易な工程で、高効率、高速の
DGSIThy.が実現できる。本発明は、特に、中小
電力部門での高速、高効率なスイツチング素子を
提供し、工業的価値が高い。
の比較的容易な工程で、高効率、高速の
DGSIThy.が実現できる。本発明は、特に、中小
電力部門での高速、高効率なスイツチング素子を
提供し、工業的価値が高い。
第１図ａ乃至第１図ｇは本発明のDGSIThy.の
製造方法の実施例を示す断面図、第２図ａは
DGSIThy.の第１ゲート制御による電流−電圧特
性を示すオシロ波形の写真と回路図、第２図ｂは
DGSIThy.の第２ゲート制御によるる電流−電圧
特性を示すオシロ波形の写真と回路図、第３図ａ
はDGSIThy.のスイツチング波形を示すオシロ波
形の写真、第３図ｂはDGSIThy.のスイツチング
測定回路図である。 10……p+シリコンウエハ、１１……ｐ（p-）エ
ピタキシヤル層、１２……n+第２ゲート領域、
１３，２０……マスク用アルミ、１４……n-エ
ピタキシヤル層、１５……p+第１ゲート領域、
１６……シリコン酸化膜、１７……n+カソード
領域、１８……ポリシリコン領域、１９……シリ
コン窒化膜層、２１……カソード電極、２２……
第１ゲート電極、２３……第２ゲート電極、２４
……アノード電極。
製造方法の実施例を示す断面図、第２図ａは
DGSIThy.の第１ゲート制御による電流−電圧特
性を示すオシロ波形の写真と回路図、第２図ｂは
DGSIThy.の第２ゲート制御によるる電流−電圧
特性を示すオシロ波形の写真と回路図、第３図ａ
はDGSIThy.のスイツチング波形を示すオシロ波
形の写真、第３図ｂはDGSIThy.のスイツチング
測定回路図である。 10……p+シリコンウエハ、１１……ｐ（p-）エ
ピタキシヤル層、１２……n+第２ゲート領域、
１３，２０……マスク用アルミ、１４……n-エ
ピタキシヤル層、１５……p+第１ゲート領域、
１６……シリコン酸化膜、１７……n+カソード
領域、１８……ポリシリコン領域、１９……シリ
コン窒化膜層、２１……カソード電極、２２……
第１ゲート電極、２３……第２ゲート電極、２４
……アノード電極。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電形高不純物密度のアノード領域
と、前記アノード領域に隣接する第１の導電形の
第１の低不純物密度領域と、前記第１の低不純物
密度領域に隣接する第２の導電形の第２の低不純
物密度領域と、前記第２の低不純物密度領域に隣
接し前記第２の低不純物密度領域よりも高不純物
密度を有する第２の導電形のカソード領域と、前
記第２の低不純物密度領域に隣接し前記第２の低
不純物密度領域との間に第１のpn接合を形成す
る第１の導電形の表面ゲート領域と、前記第１の
低不純物密度領域と前記第２の低不純物密度領域
に隣接し前記第１の低不純物密度領域との間に第
２のpn接合を形成する第２の導電形の埋め込み
ゲート領域と、前記カソード領域上に形成された
第２の導電形の多結晶シリコン領域と、前記多結
晶シリコン領域上に形成されたカソード電極と、
前記アノード領域の表面露出部分に設けられたア
ノード電極と、前記表面ゲート領域の表面露出部
分に形成された第１のゲート電極と、前記埋め込
みゲート領域の表面露出部分に形成された第２ゲ
ート電極とを有し、前記アノード電極と前記カソ
ード電極の間を流れる電流が、前記第１のゲート
電極と前記カソード電極の間に加える電圧及び前
記第２のゲート電極と前記アノード電極の間に加
える電圧により制御されることを特徴とするダブ
ルゲート静電誘導サイリスタの製造工程であり、
第１の導電形高不純物密度の半導体基体の表面に
第１の導電形の第１の低不純物密度の第１のシリ
コンエピタキシヤル層を成長させる第１の工程
と、前記半導体基体及び前記第１の低不純物密度
シリコンエピタキシヤル層の表面露出部分を酸化
した後、マスク工程を経て、第２の導電形の不純
物を拡散させて、前記埋め込みゲート領域を形成
する第２の工程と、前記第１の低不純物密度シリ
コンエピタキシヤル層上に第２のシリコンエピタ
キシヤル層を成長させる第３の工程と、前記半導
体基体と前記第２の低不純物密度シリコンエピタ
キシヤル層の表面露出部分を酸化した後、マスク
工程を経て、第１の導電形の不純物を拡散させ
て、前記表面ゲート領域を形成し、前記半導体基
体と前記第２の低不純物密度シリコンエピタキシ
ヤル層の表面露出部分を酸化後、前記カソード領
域に不純物を拡散させるためのマスク工程を経
て、第２の導電形の多結晶シリコン層を堆積さ
せ、第２の導電形の不純物を前記多結晶シリコン
層から前記第２の低不純物密度シリコンエピタキ
シヤル層に拡散させて前記カソード領域を形成
し、さらに、前記多結晶シリコン領域をカソード
電極形状に形成するためのマスク工程後、前記多
結晶シリコン層をプラズマエツチングする第５の
工程と、シリコン窒化膜等ののマスク材料を前記
多結晶シリコン層全面を少なくとも覆うように付
け、マスク工程を経て、前記埋め込みゲート領域
の一部を露出させるために、前記第２の低不純物
密度シリコンエピタキシヤル層をエツチングし、
前記埋め込みゲート領域の表面露出部分に第２の
導電形の不純物を前記シリコン窒化膜等のマスク
材料をマスクとしてイオン注入し、アニールする
第６の工程と、電極材料を蒸着し、マスク工程
後、前記電極材料をエツチングして前記カソード
電極と前記アノード電極と前記第１のゲート電極
と前記第２のゲート電極とを形成する第７の工程
とを含むことを特徴とするダブルゲート静電誘導
サイリスタの製造方法。 ２ 前記特許請求の範囲第１項記載のダブルゲー
ト静電誘導サイリスタの製造方法で、前記第２の
シリコンエピタキシヤル層の成長が第１の導電形
のシリコンエピタキシヤル層を成長させ、その後
第２の導電形低不純物密度のシリコンエピタキシ
ヤル層を成長させる工程から成ることを特徴とす
る前記特許請求の範囲第１項記載のダブルゲート
静電誘導サイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25728585A JPS62117370A (ja) | 1985-11-15 | 1985-11-15 | ダブルゲ−ト静電誘導サイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25728585A JPS62117370A (ja) | 1985-11-15 | 1985-11-15 | ダブルゲ−ト静電誘導サイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117370A JPS62117370A (ja) | 1987-05-28 |
| JPH0257348B2 true JPH0257348B2 (ja) | 1990-12-04 |
Family
ID=17304249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25728585A Granted JPS62117370A (ja) | 1985-11-15 | 1985-11-15 | ダブルゲ−ト静電誘導サイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62117370A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035350U (ja) * | 1989-06-01 | 1991-01-18 | ||
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563471U (ja) * | 1992-02-07 | 1993-08-24 | 吉秋 飯田 | カミソリ用柄 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399879A (en) * | 1977-02-14 | 1978-08-31 | Hitachi Ltd | Junction-type field effect thyristor |
| JPS53124087A (en) * | 1977-04-05 | 1978-10-30 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS55110074A (en) * | 1979-02-19 | 1980-08-25 | Hitachi Ltd | Thyristor |
| JPS562667A (en) * | 1979-06-20 | 1981-01-12 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPS5632794A (en) * | 1979-08-24 | 1981-04-02 | Fujitsu Ltd | Printed board wiring pattern processing system |
| JPS5951572A (ja) * | 1983-08-20 | 1984-03-26 | Semiconductor Res Found | 静電誘導型サイリスタとその製造方法 |
-
1985
- 1985-11-15 JP JP25728585A patent/JPS62117370A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399879A (en) * | 1977-02-14 | 1978-08-31 | Hitachi Ltd | Junction-type field effect thyristor |
| JPS53124087A (en) * | 1977-04-05 | 1978-10-30 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS55110074A (en) * | 1979-02-19 | 1980-08-25 | Hitachi Ltd | Thyristor |
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|---|---|---|---|---|
| JPH035350U (ja) * | 1989-06-01 | 1991-01-18 | ||
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62117370A (ja) | 1987-05-28 |
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