JPS62117370A

JPS62117370A - ダブルゲ−ト静電誘導サイリスタの製造方法

Info

Publication number: JPS62117370A
Application number: JP25728585A
Authority: JP
Inventors: Junichi Nishizawa; 潤一西澤; Naoshige Tamamushi; 玉蟲　尚茂; Kenichi Nonaka; 賢一野中
Original assignee: Semiconductor Research Foundation
Current assignee: Semiconductor Research Foundation
Priority date: 1985-11-15
Filing date: 1985-11-15
Publication date: 1987-05-28
Also published as: JPH0257348B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、第１ゲートが表面ゲート構造で、第２ゲート
が埋め込みゲート構造を有するダブルゲート静電誘導サ
イリスタ（Ｄｏｕｂｌｅ　ＱａｔｅＳ　ｔａｔｉｃ　Ｉ
　ｎｄｕｃ口ｏｎ　　７　ｈｙｒｉｓｔｏｒ、以下ＤＧ
ＳＩＴｈｙ、と略称する）の製造方法に関する。本発明
の製造工程を用いれば、比較的容易にＤＧＳＩＴｈｙ、
を実現することができる。本発明の製造工程により実現
されるＤＧＳＩＴｈｙ、は中、小電力を非常に高速、高
効率で直交変換できる。

［従来の技術］従来、ゲート・ターン・オフサイリスタ（Ｇａｔｅ　Ｔ
ｕｒｎ　ｏｆｆ丁ｈｙｒｉｓｔｏｒ、以下ＧＴＯと略称
覆る）や静電誘導サイリスタ（Ｓ　ｔａｔｉｃ　Ｉ　ｎ
ｄｕｃｔｉｏｎ　　Ｔ　ｈｙｒｉｓｔｏｒ、以下５ＩＴ
ｈｙ、と略称する）において、ターン・オフ速度を向上
させるために、アノード・エミッタ短絡構造や金拡散あ
るいは重金属拡散によるライフタイム制御等が広く行わ
れている。

一方、上記の方法より６更にスイッチング速度が速い上
にＡン電ＪｔＪ低くなるダＩルゲート形５ＩＴｈｙ、が
木願発明者によって既に提案され、特許第１１１５６５
６号［静電誘導型サイリスタ」及び特許第１０８９０７
４号［静電誘導サイリスタの製造方法」に開示されてお
り、その構造及び製造方法が提案されている。前記特許
第１１１５６５６−５４には、第１ゲート及び第２ゲー
トが平面ゲート、第１ゲートが平面ゲートで第２ゲート
が埋め込みゲート、第１ゲート及び第２ゲートが埋め込
みゲート、第１ゲートが埋め込みゲートで第２ゲートが
平面ゲートで構成されるＤＧＳＩＴｈｙ、の構造例が提
案されている。又、特許第１１１５６５６号及び特許第
１０８９０７’１号にその製造方法が提案されている。

基板には高抵抗基板を使用し、化学あるいは機械研磨し
て厚さ３０〜１００μ−程度にする工程が含まれる。又
、第１ゲート及び第２ゲートから電極を取るために、基
板両面からの１ツチングや、非常に深いエツチング等が
必要となる。又、基板両面から制御電極を取り出す構造
のＤ　Ｇ　Ｓ　ｒ　Ｔ　ｈｙ、の製造工程では、基板両
面からのマスク工程が必要となる。

［発明が解決しようとする問題点］ＤＧＳＩＴｈｙ、は、４端子素子であるので、そのＭ４
造及び製造方法が複雑になる。前記特許第１１１５６５
６号及び特許第１０８９０７４号に示されている製造方
法は、いずれも高抵抗基板を使用していて、化学あるい
は機械研磨して厚さ３０〜１００μｌ程度にする工程が
含まれるため、大口径ウェハを使用する場合、取り扱い
が非常に難しい。又、第１ゲート及び第２ゲートから電
極を取るために半導体基板両面からのシリコンエツチン
グ又は、比較的浅いシリコンエツチングと比較的深いシ
リコンエツチング又は半導体基板を数十μｍ残しての深
いシリコンエツチング等のエツヂング工程を行なわなけ
ればならない。更に、半導体基板の両面から制御電極を
取る構造では両面からのマスク工程を施さなければなら
ないため、つ８丁ハの取り扱いや製造■稈十バツクージ
等に難点がある。

［問題点を解決りるための・１段１本発明は、第１ゲー１へが甲面ゲート構造で、第２ゲー
トが埋め込みゲート構造で構成され、両ゲート電極が、
゛ｌｔ−導体基体の一方の面から取り出せる構造のＤＧ
ＳＩｒｈＶ、の製造方法を１聞供するもので、これまで
に本構造の製造工程に関する提案はない。本ｗＪ造工程
はｐ″一基板を使用しマスク工程は全て一方の而から施
し、２度のエピタキシ１アル成長を行ない、アノード−
第２ゲート間、第１ゲート−第２ゲート間の領域を形成
し、２つの制御電極を取り出すために必要なシリコンエ
ツチングの］、稈′ｂ１回でよい。

このため、前述した製造−にの回能が解決され、比較的
容易にＤＧＳＩＴｈｙ、が製作できる。

本発明による製造■稈で実現される１）ＧＳＩＴ　ｈｙ
、は、第１ゲートが平面グー１へ、第２ゲートが埋め込
みゲートである！こめ、取り扱える電力としては耐圧的
には６００ｖ〜１０００Ｖ稈−８一度、電流的には１００Ａ以下といった中小電力用途であ
るが、従来の単一ゲート静電誘導サイリスタに比ベスイ
ッヂング速度が非常に速くなり、又順方向電圧降下が更
に低下したものとなる。

［実施例］以下、図面を参照して本発明の詳細な説明する。

第１図（ａ　）乃至第１図（（１＞は本発明のＤＧＳ［
Ｔｈｙ、の製造方法を示す断面図である。

基板には、面方位（１１１）のｐ＋シリコンウェハ１０
を用いる。ｐ＋シリコンウェハ１０はｐ＋アノード領域
を形成するので、抵抗率はできるだけ低い方がよい。

次に第１図＜ａ　＞に示ずようにｐ＋シリコンウェハ１
０上に、例えば抵抗率ρ＝７ｏ、４Ωｃｍ稈度、厚さが
１２．５μｌ程疫のｐ（ｐ）形エピタキシャル層１１を
形成する。ｐ（ｐ−）形エピタキシャル層１１の抵抗率
ρと厚さは、本発明のＤＧＳｒＴｈｙ、の第２ゲート−
アノ一ド間の設ｉ１耐圧値や素子の特＋１により決定さ
れる。

次に第１図（ｂ）に示１ように、埋め込みｎ“第２ゲー
ト領域１２を形成するための選択拡散を行なう。例えば
マスク材料としてのアルミ１３をｐ形エピタ：１：シャ
ル層上に蒸着し、マスク工程を経て、例えば砒素イオン
△Ｓ＋を面温度１　ｘ　１０”　ｉｏｎ　７ｃｍ２、加
速電圧８０　ｋｅＶの条件でイオン注入する。イＡン注
入後、１１５０℃で６時間窒素雰囲気中でアニールする
ことにより拡散深さｘＪき４．６／ｌ！ｌのｎ＋第２ゲ
ート領域１２が形成できる。ｎ＋第２ゲート領域１２の
拡散深さＸＪ　とｎ＋第２ゲート領域１２間の間隔は、
本発明のＤＯ８Ｉ’ｌ”ｈＶ、の第２ゲートによる電圧
和ｍｕを決定１Ｊる要因となる。電圧増幅率μは、逆方
向グー１へ電圧（Ｖｅｔにまたは＋■（，２八）とオフ
電圧ＶＡＴｏの比である。ｎ＋第２ゲート領域１２の形
成は熱拡散で行なってもよいし、不純物ｂΔＳに限らず
燐Ｐ等でもよい。Ａｓ　、　Ｓｂ等の混合不純物をドー
プするかドープされたＴビ層を用いてもよい。

次に第１図（Ｃ）に示すように第１ゲート−第２ゲート
間に相当するｎ−エピタキシャル層１４を形成する。例
えば、四塩化ケイ素５ｉＣ１４とキャリアガスとして水
素Ｈ２、不純物源としてＰ　ＣＩ！　３を用いた１１０
０℃の成長で不純物密度上２Ｘ１０１３〜５×１０１′
ＣＩＭ−３、例えば厚さ２１０〜１００μ頂程度のｎ−
エピタキシャル層１４を成長させる。シリコンのエピタ
キシャル成長は、１１００℃程度の温度で行なうのでｎ
＋第２ゲート領域１２からエピタキシャル成長層へのオ
ートドープが起きる。このためｎ＋第２ゲート領域間が
ｎ形不純物密度の大ぎな領域でつながり易くなり、素子
の特性がノーマリオフになり易い。特にノーマリオン形
の素子特性を得る場合にはｐ形エピタキシャル層を薄く
成長した後にｎ−■ビタキシャル層１４を形成するとよ
い。例えば、四塩化ケイ素３ｉＣｆ４とキャリアガスと
して水素１−１７、不純物源としてＢＢｒＢを用いた１
１００℃の成長で−１１＝不純物密１＝ＩＸ１０　　ｃｍ　　、厚す”：、　１−
３７１ｍのｐ形エビタ４：シャル層を形成した後、５分
間ト１２を流し反応管中の１ｌＢｒ　、をパージしてか
ら１　．１ビタギシトル成長を行なう方法である。ｎ−
工ビタ１．シトル！１４１／Ｉの厚さと不純物密度は、
ＤＧＳｒＴ−ｂｙ、の索子耐圧等から決められる６ｎ−
エピタ：ｔ−シー・ル層１４を形成した後、第１図（ｄ
　）に承りように酸化、マスク１−程後、ｐ＋第１ゲー
１〜領［１５を形成するためにボロンＢを選択的に熱拡
散さｔ！る。ｐ＋第１ゲート領域１５の拡散深さＸｊ　
とｐ＋第１ゲート領域間の間隔は、本発明のダブルゲー
ト形ＳＩサイリスタの第１グー１へにＪ：る電圧利得μ
を決定する要因となる。高抵抗Ｊビ層の厚さに応じて例
えば、拡散深さＸｊは３μｍ〜１５μ−程度に選ばれる
。

次に第１図（ｅ　）に示１ように０＋カソード領域１７
を形成する。ｎ＋カンード領域１７の不純物密度は大ぎ
く、又、拡散深さＸｊ　は小さい方がオン抵抗が低下し
、素子特性も向、ト１゛る０木製造方法では、浅くかつ
高ｍａのｎ十カソード領域を実現するために、燐Ｐをド
ーピングしたＣＶＤポリシリコンを拡散源としてｎ十カ
ソード領域１７を形成し、ＣＶＤポリシリコンＷ４１Ｂ
をアルミ電極とｎ＋カソード領域１７のバッファ層とし
て用いる。例えば、ｎ＋カソード領域１７に不純物を拡
散させるためのマスク工程後、Ｓ　Ｉ　＠　４とキャリ
アとして１」２、不純物源としてＰＣｆ、を用いる系で
７００℃、４５分間の成長で約３５００Ａの燐ドープポ
リシリコン層を形成する。その侵、９５０℃、２０分ア
ニールすることで例えば拡散深さｙ、　Ｊ−Ｑ、５〜０
．９μｍのｎ＋カソード領域が形成できる。その後、周
知のマスク工程を経て、プラズマ１ツヂングによりポリ
シリコン層をパターンニングして、ポリシリコン領域１
８を形成する。更にｐ　第１ゲート領域１５とアルミ電
極とのコンタクトホールをあけた後、シリコン窒化膜を
デポジションする。このシリコン窒化膜層１９は、ｎ＋
第２ゲート領域１２の一部を露出させ、第２ゲー１へ電
極を段するｌこめのシリ」ンエッチングのマスク４ｒＡ
　Ｆ＋どして用いる。シリコン窒化膜は、例えばＮ１１
３どＳｉｌ＋４と二１−ヤリアガスとして１−１２を用
いる系で７８０℃、１５分の成長で約１３００Δ稈度Ｊ
１１槓ｊ％　１）ることができる。この工程で使用号る
シリコンエツチングのマスク材料の特ｆ１どしくリン求
されるのは、それ以前の工程ぐ形成されＣいる不純物プ
ロファイルを変えない程痕の低温で形成でさることと、
シリコンとのエツチング選択比が大きいことであり、Ｃ
Ｖ　Ｄ　Ｓ　ｎ　Ｏ２、ＣＶ　Ｉ）　Ｓ　Ｉ　Ｏ２等も
用いることができる。マスク工程後、窒化膜をプラズマ
エツチングて゛パターンニングし、更にプラズマ１ツヂ
ングで取り除いたシリ：１ン窒化膜の下に形成されてい
たシリ：１ン窒化膜をエツチングする。その後、シリ丁
１ン窒化膜層１９をマスクとしてｎ　　：Ｉ−ピタキシ
ｔ・ル層１４をエツチングし、ｎ＋第２ゲート領域１２
の一部を露出させる。このシリ丁ｌン丁ツブ−ングはプ
ラズマエツチングまたはケミカルウ］−ツ１〜Ｊツチン
グで行なわれる。ｎ＋ゲート領域１２が露出したかど゛
）かは、四探針法による抵抗率の測定でモニターできる
。例えば、ｔ−Ｉ　Ｆ　：　ＨＮＯａ　：Ｃ１−１３Ｃ
ＯＯＨ−１５：　１００　：　５の体積比のエツチング
液で室温において１０μｌＩｌ／ｎ＋ｉｎ程麿のエツチ
ングレートでシリコンがエツチングされる。上記のシリ
コンエツチング■稈により露出したｐ＋領領域表面不純
物密度は、シリコンエツヂングの制御性やウニへ面内の
エツチング深さの分布等により、かなり低下している部
分がある可能性がある。そのことによりアルミ電極との
接触抵抗が大きくなり、ＤＧＳ［Ｔｈｙ、のスイッヂン
グ特性の低下をまねく。上記の問題点を解決づるために
、第１図（ｆ）に示すＪ：うにシリ」ン■ツヂング後に
ｎ＋第２ゲート領域１２の表面露出部分に燐Ｐをイオン
注入覆る。マスク材料としては、例えばアルミを用いる
。加速電圧８０ｋｅＶで、３ｘ　１０１Ｓｔｏｎ　１０
Ｒ２の燐をイオン注入後、９５０℃で２０分アニールす
ることにより数Ω／口のシート抵抗が得−１５＝られる。

次に第１図（（Ｊ　）に示づように電極としてのアルミ
を蒸着しパターンニングする。アルミ電極のマスク工程
は、１１−］ピ全タキシ１フル１４の厚みが比較的浅く
、又、ｏＧｓｉＴ’ｈＶ、のアルミ電極パターンの間隔
が比較的広ければ、１回で行なえる。しかし、ｎ″″Ｊ
ビタキシ１アル層１４層厚４場合や、アルミ電極パター
ンが細く、間隔が狭い場合には、カソード雷神２１、第
１ゲート電極２２、第２ゲー１−市ｅｊｊ２３のマスク
工程を別に行なう方がＪ、い。更に、アルミ電極のマス
ク工程の前にシリーｌンＴツブングした部分をレジス１
〜！Ａ　ＩＩ＋　、ポリイミド系樹脂やｃ■Ｄポリシリ
コン膜あるい（まＣＶＤ５ｉ０２膜等で埋めて平坦化す
ることで、より微細イ「電極もパターンニングできる。

以上の製造方法によれば、８回のマスク工程と比較的容
易なブ［ＩＩ？ス挾術でＤＧＳＩＴｈｙ。

を大川することができる。

次にＤＧＳＴＴｈｙ、の動作を説明１１−る、、ＤＧ−
１６＝８１丁ｈｙ、がオフしている状態では、第１ゲート領域
間のチャンネル領域に生じるポテンシャルの鞍点部であ
る第１の真のグー１一点での電位障壁は充分高く保たれ
、カソードからチャンネルへの電子の注入は、抑えられ
ている。同じ様に、第２ゲート領域間のチャンネル領域
に生じるポテンシャルの鞍点部である第２の真のゲート
点での電位障壁も充分高く保たれ、アノードからチャン
ネルへの正孔の注入も抑えられている。次に、ＤＧＳＩ
Ｔｈｙ、をオンさせるために、第１ゲート及び第２ゲー
トに順バイアスを印加する。第１ゲー１へ領域が順バイ
アスされると第１の真のゲート点の電位障壁が低くなり
、カソードからチャンネルへの電子の注入が増加する。

一方、第２ゲート領域が順バイアスされ第２の真のゲー
ト点の電位障壁が低下することで、アノードからチャン
ネルへの正孔の注入も増加する。注入された電子は第２
ゲート領域に蓄積し、第２の真のゲート点の電位障壁は
、より低下し、正孔の注入が更に増加する。注入された
正孔は、第１ゲート領域に蓄積し、第１の真のゲート点
の電位障壁はＪ、り低下し、電子の注入も更に増加でる
。遂には、Ｉ）　Ｑ　Ｓ　Ｉ　１’−ｈｙ、はターン・
オンする。ｔｌ−ゲート形ｓ＋１−ｈｙ、と比較して、
ＤＧＳＮＴｂｙ、は、２つのゲートのポテンシャルを同
時に下げることができるため、ターン・オン速度が速い
３．又、第２ゲート構造により正孔の注入効率６　ｔｒ
ｉ−ゲート構造に比べ上がるから、Ａン電Ｌｔ　ｂ低下
する。次にＤＧＳＩＴｈｙ、をオフさぜるために、第１
ゲート及び第２ゲートに逆バイアスを印加でる。第１ゲ
ート領域が逆バイアスされると、第１ゲート領域付近に
蓄積している電子及びチャンネル中の電子が、第１ゲー
ト領域から吸い出され、第１の真のゲート点の電位障壁
が高くなり、カソードからの電子の注入が１１−めＩう
れる。、同時に、第２ゲート領域が逆バイアスされるこ
とで、第２ゲート領°域付近に蓄積している正孔及びチ
ャンネル中の正孔が第２ゲート領域から吸い出され、第
２の真のゲート点の電位障壁が高くなりアノードからの
正孔の注入が止められる。電子及び正孔の注入が閉止さ
れるとＤＧＳＩＴｈｙ、は、ターン・オフする。単一ゲ
ート形５ＩＴｈＶ。

では、ターン・オフ時に、第２ベース領域に蓄積してい
る正孔は、再結合で消滅するかあるいはアノード側に流
れ去ることでしか減少しないため、いわゆるティリング
時間がありターン・オフ時間が長くなる。一方、ＤＧＳ
ＩＴｈｙ、では、第２ゲート領域から強制的に正孔を引
き抜くために、ティリングがなくターン・オフ速度は、
大幅に改善される。又、第１ゲート及び第２ゲートのポ
テンシャルを同時に高くするから、キャリアの注入はす
ぐに阻止され、第１及び第２のゲートにお番プる電流利
得も高くなる。

［発明の効果］以上説明した本発明の実施例のうち、最も基本的な部分
であるところの第１図（ａ　）乃至第１図（０）に示す
実施例の製造方法により製作したＤＧＳＩＴｈｙ、の特
性例を説明する。

製作した素子の面積は、１．２４Ｘ２．３４ｍｍ　　、
チャンネル数６６、ｐ″−第１ゲー］−間隔及びｎ＋第
２ゲーＩ・間隔は１０μｍ、甲イ０チトンネル長は１．
３８５ｍ＋ｎで（ｉりる。第１ゲートと第２ゲートのス
１−ノイブは平行に４’ｒ　−、）　’Ｃいる。

製作したＤＧＳ　Ｉ　１　ｈｙ、の第１ゲート制御によ
る電流−電圧性ｆ１どイのｌ＋、’ｌの回路を第２図（
ａ）に、第２グー］−開口１１による電流−電ＪＴ特竹
とその時の回路を第２図（ｂ　）にそれぞれ示づ。第２
図（ａ　）において、第２ゲートは開放状態で測定して
いる。第１グー１へバイアスｏｖでアノード−カソード
間電圧的１２０Ｖが阻止されていて、第１ゲートバイア
ス−１，５Ｖで約１８０Ｖが８１止されている。第１ゲ
ートバイアス０．６Ｖでターン・オンしている。第２図
（ｂ）の第２ゲート制罪による電流−電几特竹において
第１ゲートは、開放状態になされている。アノード−第
２ゲート間のバイアス電圧である第２ゲートバイアスＯ
Ｖで、約１２０Ｖが閉止されていて、第２グー１ヘバイ
アアス−０，６Ｖでターン・オンしている。ここに示し
７Ｓ：　Ｄ　Ｇ＝　　２０　− ８ＩＴｈｙ、の特性は、第１ゲート制御特性及び第２制
御特性ともにノーマリオフであるが、第１ゲー１へがノ
ーマリオンで第２ゲートがノーマリオフ等の組み合わせ
が考えられる。第３図（ａ）は１）ＧＳＩＴｈＶ、のス
イッチング波形であり、第１ゲートを電気的に、第２ゲ
ートを光でドライブしたもので、その時の測定回路を第
３図（ｂ）に示す。第３図＜ａ　＞でＶ＾にはアノード
電圧波形、ＩＡＫはアノード電流波形、Ｖｏｌには第１
ゲートをドライブするＭＯＳ　Ｉ−ランリスタに加える
ゲートパルス波形を示している。又、第３図（ｂ）でｎ
チャンネル５ＩＰＴは第２ゲートを光ドライブするため
のｎチャンネル静電誘導トランジスタ、ｐチャンネルＭ
Ｏ８及びｎチャンネルＭＯ８は、第１ゲートをドライブ
覆“るためのＭＯＳ　ｔ−ランリスタ、ＬＱはクエンヂ
光パルスである。又、第３図（ｂ　）中で、■（、ＩＴ
　＝１．０４Ｖｓ　ＶｃＴＩＱ＝　　３．９４Ｖ、、Ｖ
６２Ｑ＝５．ＯＶ、Ｒｔ＝１０にΩ、Ｒ２＝１０にΩ、
Ｒ３＝１００にΩ、Ｒ４＝５００、Ｖｌ＝　１．８２Ｖ
１　Ｖ２　　＝３．　５Ｖ、Ｖ！ｌ　−５Ｖ、ＲＬ−１
００Ωである。第１ゲートドライブのパルス電圧−９，
４Ｖ、り■ンヂ光パルス強度１０ｎｌＷ／ｃｍ２にＪ３
いて、アノード電Ｈ：ｖＡＫ−１００Ｖ、アノード電流
ＩＡＫ−１八がターン・オン時間８３０　ｎｓ、ターン
・Ａ゛）時間８　／１．　Ｏｎｓでスイッチングされ−
（いて、シイリングは見られない。なお、アノード電流
１Ａは、約３０Ａ／ＣＩｌ＋２のアノード電流１９１ｆ
１αに相当りる。又、アノード電流１Ａ時のＡン電１］
−は、１．６ｖである。Ｄ　Ｇ　８４　Ｔ　ｈｙ、のド
ライブ方法としては、第１ゲート及び第２ゲートを光で
ドライブする方法もあるし、勿論、両ゲー１−を電気的
にドライブしてもあるいは第１ゲートを電気的に第２ゲ
ートを光でドライブし’（”ｔ＞　Ｊ：い。

本発明による製造方法にＪζす、マスク枚数８枚の比較
的容易な１程で、高効率、高速のＤＧＳＩＴｈｙ・、が
実現ぐきる。本発明は、特に、中小電力部門での高速、
高効率イ【スイッチング素子を提供し、工業的価値が高
い。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ａ　）は本発明のＤＧｓｙ−
ｒｈｙ、の製造方法の実施例を示す断面図、第２図（ａ
）はＤＧＳＩＴｈｙ、の第１ゲート制御による電流−電
圧特性を示すオシロ波形の写真ど回路図、第２図（ｂ）
はＤＧＳＩＴｈｙ。の第２ゲート制御による電流−電圧特性を示すオシロ波
形の写真と回路図、第３図（ａ）はＤＧＳＩＴｈｙ、の
スイッチング波形を示すオシロ波形の写真、第３図（ｂ
）はｏＧｓｒｒｈｙ、のスイッチング測定回路図である
。１０・・・ｐ＋シリコンウェハ、１１・・・ｐ（ｐ）エ
ピタキシャル層、１２・・・ｎ＋第２ゲート領域、１３
．２０・・・マスク用アルミ、１４・・・ｎ−エピタキ
シャル層、１５・・・ｐ＋第１ゲート領域、１６・・・
シリコン酸化膜、１７・・・ｎ＋カソード領域、１８・
・・ポリシリコン領域、１９・・・シリコン窒化膜層、
２１・・・カソード電極、２２・・・第１ゲート電極、
２３・・・第２ゲート電極、２４・・・アノード電極＝　　２３　− ｒ−ど５＼も　　　　　　　　　　　　　　Ａ〆−１（〕ｒ）＼←）ｑ屯と−１１もＶＧＩＫ（Ｖ）＜ａンＶＧ２Ａ（Ｖ）（ト）ｔｓ２図

Claims

【特許請求の範囲】

（１）第１の導電形のアノード領域と、前記アノード領
域に隣接する第１の導電形の第１の低不純物密度領域と
、前記第１の低不純物密度領域に隣接する第２の導電形
の第２の低不純物密度領域と、前記第２の低不純物密度
領域に隣接し前記第２の低不純物密度領域よりも高不純
物密度を有する第２の導電形のカソード領域と、前記第
２の低不純物密度領域に隣接し前記第２の低不純物密度
領域との間に第１のｐｎ接合を形成する第１の導電形の
表面ゲート領域と、前記第１の低不純物密度領域と前記
第２の低不純物密度領域に隣接し前記第１の低不純物密
度領域との間に第２のｐｎ接合を形成する第２の導電形
の埋め込みゲート領域と、前記カソード領域上に形成さ
れた第２の導電形の多結晶シリコン領域と、前記多結晶
シリコン領域上に形成されたカソード電極と、前記アノ
ード領域の表面露出部分に設けられたアノード電極と、
前記表面ゲート領域の表面露出部分に形成された第１の
ゲート電極と、前記埋め込みゲート領域の表面露出部分
に形成された第２ゲート電極とを有し、前記アノード電
極と前記カソード電極の間を流れる電流が、前記第１の
ゲート電極と前記カソード電極の間に加える電圧及び前
記第２のゲート電極と前記アノード電極の間に加える電
圧により制御されることを特徴とするダブルゲート静電
誘導サイリスタの製造工程であり、第１の導電形の半導
体基体の表面に第１の導電形の第１の低不純物密度シリ
コンエピタキシャル層を成長させる第１の工程と、前記
半導体基体及び前記第１の低不純物密度シリコンエピタ
キシャル層の表面露出部分を酸化した後、マスク工程を
経て、第２の導電形の不純物を拡散させて、前記埋め込
みゲート領域を形成する第２の工程と、前記第１の低不
純物密度シリコンエピタキシャル層上に第２の導電形の
第２の低不純物密度シリコンエピタキシャル層を成長さ
せる第３の工程と、前記半導体基体と前記第２の低不純
物密度シリコンエピタキシャル層の表面露出部分を酸化
した後、マスク工程を経て、第１の導電形の不純物を拡
散させて、前記表面ゲート領域を形成し、前記半導体基
体と前記第２の低不純物密度シリコンエピタキシャルの
表面露出部分を酸化後、前記カソード領域に不純物を拡
散させるためのマスク工程を経て、第２の導電形の多結
晶シリコン層を堆積させ、第２の導電形の不純物を前記
多結晶シリコン層から前記第２の低不純物密度シリコン
エピタキシャル層に拡散させて前記カソード領域を形成
し、さらに、前記多結晶シリコン領域を形成するための
マスク工程後、前記多結晶シリコン層をプラズマエッチ
ングする第５の工程と、シリコン窒化膜等のマスク材料
を付け、マスク工程を経て、前記埋め込みゲート領域の
一部を露出させるために、前記第２の低不純物密度シリ
コンエピタキシャル層をエッチングし、前記埋め込みゲ
ート領域の表面露出部分に第２の導電形の不純物をイオ
ン注入し、アニールする第６の工程と、電極材料を蒸着
し、マスク工程後、前記電極材料をエッチングして前記
カソード電極と前記アノード電極と前記第１のゲート電
極と前記第２のゲート電極とを形成する第７の工程とを
含むことを特徴とするダブルゲート静電誘導サイリスタ
の製造方法。
（２）前記特許請求の範囲第１項記載のダブルゲート静
電誘導サイリスタの製造方法で、前記第２の工程と前記
第３の工程の間に前記第１の低不純物密度シリコンエピ
タキシャル層上に第１の導電形のシリコンエピタキシャ
ル層を成長させる工程を具備することを特徴とする前記
特許請求の範囲１項記載のダブルゲート静電誘導サイリスタの製造方法。