JPH06334186A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高濃度で厚さの薄いバッファー層を有し、高
速スイッチング可能でかつ低オン抵抗の半導体装置の製
造方法を提供することを目的とする。 【構成】 陽極、陰極及びゲートを有し、前記陽極及び
陰極間を流れる主電流を前記ゲートにより制御する半導
体装置の製造方法。ｐ型不純物を高濃度に含む陽極層に
Ａｓ又はＳｂをイオン注入して、陽極層の表面領域にｎ
型高濃度半導体領域を形成する工程と、前記半導体領域
上にｎ型不純物を低濃度に含むｎ型半導体層を形成する
工程とを具備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明は、半導体装置の製造方法に
係り、特にＩＧＢＴ（絶縁ゲ−ト型バイポ−ラトランジ
スタ）やＳＩ（静電誘導）サイリスタのような半導体装
置の製造方法に関する。

【０００２】

【従来技術】近年、大電力の電力変換素子、すなわちス
イッチング素子としてＩＧＢＴやＳＩサイリスタが注目
されている。以下、これらの半導体装置について図面を
参照しながら説明する。

【０００３】図１６は、ＩＧＢＴの素子構造を示す断面
図である。陽極（コレクタ電極）２１を有する高濃度の
ｐ⁺ 型半導体基板２２上には、高濃度のｎ⁺ バッファー
層２３が形成され、このｎ⁺ バッファー層２３上には低
濃度のｎ^- 型半導体層２４が形成されている。ｎ^- 型半
導体層２４の表面領域には熱拡散によりｐ型不純物領域
２５が形成され、このｐ型不純物領域２５の表面領域に
は熱拡散により高濃度のｎ⁺ 型不純物領域２６が形成さ
れている。これらのｐ型不純物領域２５およびｎ⁺ 型不
純物領域２６上には陰極（エミッタ電極）２７が設けら
れている。また、ｎ^- 型半導体層２４の表面領域のｐ型
不純物領域２５が形成されていない部分の上には、ゲー
ト絶縁膜２８を介してゲート電極２９が形成されてい
る。

【０００４】図１７は、ＳＩサイリスタの素子構造を示
す断面図である。図１６に示すＩＧＢＴと同様に、陽極
（アノード電極）３１を有する高濃度のｐ⁺ 型半導体基
板３２上には、高濃度のｎ⁺ バッファー層３３及び低濃
度のｎ−型半導体層３４が形成されている。また、ｎ^-
型半導体層３４の表面領域には、熱拡散によりゲートと
なる高濃度のｐ⁺ 型不純物領域３５及び高濃度のｎ＋型
不純物領域３６が形成されている。ｎ⁺ 型不純物領域３
６上には陰極（カソード電極）３７が設けられ、ｐ⁺ 型
不純物領域３５上には絶縁膜３８が形成されている。

【０００５】図１６及び図１７に示すこれらの半導体装
置は、ゲート制御によってデバイスを流れる主電流を遮
断することができる半導体デバイスである。そして、こ
れらの半導体装置の特長は、ｐ⁺ 型半導体基板２２、３
２からｎ⁺ バッファー層２３、３３を経て高抵抗のｎ^-
型半導体層２４、３４に注入される少数キャリア（ホー
ル）により、このｎ^- 型半導体層２４、３４が伝導度変
調を起こすため、電流密度を高くできる点にある。更
に、バイポーラトランジスタと比較した場合、高速スイ
ッチングが可能であり、変換ロスが少なく、高耐圧であ
るとともに低オン抵抗であることも知られている。

【０００６】しかし、これらの素子特性の中には互いに
相容れないものがある。例えば、高速スイッチングと低
オン抵抗化とはトレードオフの関係にある。このトレー
ドオフを更に改善する、すなわち高速スイッチングかつ
低オン抵抗化を達成するためには、高濃度のｎ⁺ バッフ
ァー層２３、３３の厚さを薄く形成すればよいことが一
般に知られている。

【０００７】次に、図１６に示すＩＧＢＴの製造方法に
ついて図１８（ａ）〜（ｂ）を参照しながら説明する。
なお図１８に於いて、図１６と同一の部分には同じ符号
が付されている。

【０００８】まず、図１８（ａ）に示すように、高濃度
のｐ⁺ 型半導体基板２２上にリン（Ｐ）を含む、高濃度
の厚さの薄いｎ⁺ バッファー層２３と低濃度の厚さの厚
いｎ^- 型半導体層２４とをエピタキシャル成長により形
成する。次に、図１８（ｂ）に示すように、ｎ^- 型半導
体層２４の表面領域に、ｐ型不純物領域２５及びｎ⁺型
不純物領域２６を熱拡散により形成する。この熱拡散の
際、ｎ⁺ バッファー層２３中のリンも主としてｎ^- 型半
導体層２４中に拡散する。その後、ｐ型不純物領域２５
が形成されていないｎ^- 型半導体層２４上に、ゲート絶
縁膜２８及びゲート電極２９を形成する。更に、半導体
基板２２に陽極２１を設けるとともに、ｐ型不純物領域
２５及びｎ⁺ 型不純物領域２６上に陰極２７を設け、Ｉ
ＧＢＴを完成する。

【０００９】

【発明が解決しようとする課題】このように、従来のＩ
ＧＢＴの製造方法によると、ｎ⁺ バッファー層２３はエ
ピタキシャル成長法を用いて形成しているが、エピタキ
シャル成長法で高濃度層を形成する場合、濃度の限界が
あり、１０¹⁸Ａｔｏｍｓ・ｃｍ^-3を越える高濃度層は一
般的には得られない。また、従来は、ｎ型のドーパント
としては拡散係数の大きなリンが使用されるため、ｎ^-
型半導体層２４の表面領域にｐ型不純物領域２５等（Ｓ
Ｉサイリスタにおいてはｐ⁺ 型不純物領域３５、ｎ⁺ 型
不純物領域３６等）を熱拡散で形成する工程（以下「熱
拡散工程」という。）の後に於いて、ｎ⁺ のリンも拡散
してしまい、特にｎ⁺ 層を薄く形成した場合、濃度が低
下し、厚さが厚くなってしまうという欠点があった。

【００１０】一方、ドーパントに熱拡散係数の小さい元
素を使用し、エピタキシャル成長を行う方法は、砒素
（Ａｓ）は毒性が強く一般的には行われておらず、アン
チモン（Ｓｂ）は気相エピタキシャル成長に適したガス
がないため行われていない。従って、ｎ⁺ のドーパント
には熱拡散係数の小さい元素は使用されず、熱拡散係数
の大きい元素であるリンを使用しなければならなかっ
た。そのため、高濃度で厚さの薄いｎ⁺ バッファー層２
３を得ることができず、高速スイッチングかつ低オン抵
抗化を兼ね備えた半導体装置の実現は困難であった。

【００１１】このように、従来の半導体装置の製造方法
では、高濃度で厚さの薄いバッファー層を形成すること
が困難であり、そのため、高速スイッチングかつ低オン
抵抗を兼ね備えた半導体装置を製造することが出来なか
った。

【００１２】よって、本発明の目的は、高濃度で厚さの
薄いバッファー層を形成することにより、高速スイッチ
ング可能でかつ低オン抵抗の半導体装置の製造を可能と
する方法を提供することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、陽極、陰極及びゲートを有し、前記陽極
及び陰極間を流れる主電流を前記ゲートにより制御する
半導体装置の製造方法であって、ｐ型不純物を高濃度に
含む陽極層にＡｓ又はＳｂをイオン注入して、陽極層の
表面領域にｎ型高濃度半導体領域を形成する工程と、前
記半導体領域上にｎ型不純物を低濃度に含むｎ型半導体
層を形成する工程とを具備することを特徴とする半導体
装置の製造方法を提供する。

【００１４】また、本発明は、陽極、陰極及びゲートを
有し、前記陽極及び陰極間を流れる主電流を前記ゲート
により制御する半導体装置の製造方法であって、ｐ型不
純物を高濃度に含む陽極層上にＡｓ又はＳｂを含む層を
形成する工程と、このＡｓ又はＳｂを含む層を熱処理し
て前記Ａｓ又はＳｂを陽極層に拡散させ、陽極層の表面
領域にｎ型高濃度半導体領域を形成する工程と、前記Ａ
ｓ又はＳｂを含む層を除去する工程と、前記半導体領域
上にｎ型不純物を低濃度に含むｎ型半導体層を形成する
工程とを具備することを特徴とする半導体装置の製造方
法を提供する。

【００１５】本発明の方法において、陽極層上にこの陽
極層の濃度よりもｐ型不純物を低濃度に含むｐ型半導体
層を形成してもよい。この場合、ｐ型半導体層にＡｓ又
はＳｂがイオン注入され、ｐ型半導体層の表面領域にｎ
型高濃度半導体領域が形成される。また、ｐ型半導体層
上にＡｓ又はＳｂを含む層が形成され、熱拡散によりｐ
型半導体層の表面領域にｎ型高濃度半導体領域が形成さ
れる。

【００１６】

【作用】本発明の方法では、バッファ−層の形成を、Ｐ
のような拡散係数の大きい不純物を用いず、またエピタ
キシャル成長法によらずに、Ａｓ又はＳｂのイオン注
入、又はＡｓ又はＳｂを含む層からの熱拡散を用いて行
なっている。Ａｓ又はＳｂは拡散係数が小さいため、そ
の後の熱工程においてもＡｓ又はＳｂが拡散してバッフ
ァ−層が低濃度となったり、バッファ−層の厚さが厚く
なったりすることはない。このように、本発明の方法に
よると、高濃度で厚さの薄いバッファ−層を容易に得る
ことが可能である。

【００１７】

【実施例】以下、図面を参照して本発明の種々の実施例
について詳細に説明する。図１（ａ）〜（ｃ）及び図２
（ａ），（ｂ）は、本発明の第１の実施例に係る半導体
装置の製造方法を示す断面図である。まず、図１（ａ）
に示す濃度１０^{１８〜１０ ２０}Ａｔｏｍｓ・ｃｍ^-3の高
濃度のｐ⁺ 型半導体基板１の裏面より、図１（ｂ）に示
すようにｎ型の拡散係数の小さい不純物、例えば砒素
（Ａｓ）をイオン注入する。続いて、イオン注入された
ｎ型不純物を熱拡散し、図１（ｃ）に示すように、ｐ⁺
型半導体基板の表面領域に浅くて濃度の高いｎ⁺ 型不純
物領域２（不純物濃度：１０¹⁶〜１０²¹Ａｔｏｍｓ・ｃ
ｍ^-3）を形成する。その後、図２（ａ）に示すように、
エピタキシャル成長によりｎ⁺ 型不純物領域２上に低濃
度のｎ^- 型半導体層３を形成する。

【００１８】次に、図２（ｂ）に示すように、ｎ^- 型半
導体層３の表面領域にｐ型不純物領域４を熱拡散により
形成し、更にこのｐ型不純物領域４の表面領域にｎ⁺ 型
不純物領域５を熱拡散により形成する。この時、前記ｎ
＋型不純物領域２の不純物はｎ^- 型半導体層３へ拡散す
るが、拡散係数が小さいため拡散する不純物量は少な
い。その後、ｐ型不純物領域４が形成されていないｎ^-
型半導体層３上に、ゲート絶縁膜６及びゲート電極７を
形成する。更に、半導体基板１に陽極８を設けるととも
に、ｐ型不純物領域５及びｎ⁺ 型不純物領域６上に陰極
９を設け、ＩＧＢＴを完成する。

【００１９】以上説明した方法によれば、熱拡散工程後
においても、ｎ⁺ バッファー層３の厚さの増加を極力お
さえることができるため、高速スイッチングかつ低オン
抵抗化を兼ね備えた半導体装置を製造することができ
る。

【００２０】次に、本発明の第２の実施例について、図
３（ａ）〜（ｄ）を参照して説明する。まず、図３
（ａ）に示す濃度１０¹⁸〜１０²⁰Ａｔｏｍｓ・ｃｍ^-3の
高濃度のｐ⁺ 型半導体基板１の表面に、ｎ型の熱拡散係
数の小さい不純物、例えばアンチモンの化合物である酸
化アンチモン（Ｓｂ₂ Ｏ₃ ）を堆積し、図３（ｂ）に示
すようにｎ型不純物層１１を形成する。次に、熱拡散を
行い、ｎ型不純物層１１からｐ⁺ 型半導体基板１の表面
領域にｎ型の不純物を拡散し、浅くて濃度の高いｎ⁺ 型
不純物領域２を形成する。

【００２１】熱拡散後、図３（ｄ）に示すように不純物
層１１を除去する。その後の工程は第１の実施例におけ
る図２（ａ），（ｂ）の工程と同様であり、図２（ｂ）
に示す半導体装置が得られる。

【００２２】この実施例においても、高濃度で厚さの薄
いｎ⁺ バッファー層２を形成することができ、第１の実
施例と同様の効果を得ることが出来る。次に、第３の実
施例を図４（ａ）〜（ｄ）及び図５（ａ），（ｂ）を参
照して説明する。図４（ａ）に示すｐ⁺ 型半導体基板１
は、図１（ａ）及び図３（ａ）に示すｐ⁺ 型半導体基板
１と同一のものである。このｐ⁺ 型半導体基板１上に、
図４（ｂ）に示すように厚さ５〜１０μｍ、濃度１０¹⁴
〜１０¹⁶Ａｔｏｍｓ・ｃｍ^-3の低濃度のｐ^- 型半導体層
１２をエピタキシャル成長により形成する。その後、図
４（ｃ）に示すようにｎ型の拡散係数の小さい不純物、
例えば砒素（Ａｓ）を１０¹⁶〜１０²¹Ａｔｏｍｓ・ｃｍ
^-3イオン注入し、熱拡散を行ない、図４（ｄ）に示すよ
うにｐ⁺ 型半導体基板１の表面領域にｎ⁺ 不純物層２を
形成する。

【００２３】ｎ⁺ 領域２の形成後、図５（ａ）に示すよ
うに低濃度のｎ^- 型半導体層３をエピタキシャル法によ
り形成し、次いで図５（ｂ）に示すように、ｎ^- 型半導
体層３の表面領域にｐ型不純物領域４を熱拡散により形
成し、更にこのｐ型不純物領域にｎ⁺ 型不純物領域５を
熱拡散により形成する。この時及び先のｎ⁺ 領域２形成
時の熱拡散において、ｐ⁺ 型半導体基板１の不純物例え
ばホウ素などは、ｐ^-型半導体層１２へ拡散するが、ｎ⁺
バッファー層２の不純物濃度が実質的に変化しないよ
うにｐ^- 型半導体層１２の濃度や厚さが設定されてい
る。

【００２４】なお、熱拡散工程において、ｐ^- 型半導体
層１２は不純物の拡散により実質的に消滅するのが最適
であるが、多少残っていても問題はない。低濃度層１２
が無い構造では、熱拡散が極端に長い場合、例えばｐ型
不純物領域４の３重拡散などを行う場合などはｐ型半導
体基板１から拡散が進み、ｎ⁺ バッファー層２を通過し
てｎ^- 型半導体層３にまで達し、このｎ^- 領域３を反転
させ、ｐ型不純物領域を形成してしまう可能性がある
が、本実施例ではｐ⁺ 型半導体基板１とｎ^- 型半導体層
３の間にｐ^- 型半導体層１２を設けており、この厚さを
コントロールすることでｎ^- 型半導体層３へのｐ型不純
物の拡散を防ぐことができる。

【００２５】この第３の実施例においても、高濃度で厚
さの薄いｎ⁺ バッファー層２を形成することができ、第
１の実施例と同様の効果を得ることができる。図６
（ａ）〜（ｄ）及び図７（ａ），（ｂ）は、本発明の第
４の実施例に係る半導体装置の製造工程を示す断面図で
ある。

【００２６】第３の実施例では、イオン注入した後、熱
拡散を行うことでｎ⁺ 不純物領域２を形成したが、第４
の実施例では、第２の実施例で説明したように、ｎ型の
不純物を含む層、例えばｎ型の不純物の化合物からなる
層を堆積した後、熱拡散を行い、ｎ⁺ 不純物領域２を形
成している。

【００２７】まず、図６（ａ）及び（ｂ）に示すよう
に、ｐ⁺ 型半導体基板１上に、厚さ５〜１０μｍ、濃度
１０¹⁴〜１０¹⁶Ａｔｏｍｓ・ｃｍ^-3の低濃度のｐ^- 型半
導体層１２をエピタキシャル成長により形成する。次い
で、ｐ^- 型半導体層１２の表面に、ｎ型の熱拡散係数の
小さい不純物、例えばアンチモンの化合物である酸化ア
ンチモン（Ｓｂ₂ Ｏ₃ ）を堆積し、図６（ｃ）に示すよ
うにｎ型不純物層１１を形成する。次に、熱拡散を行
い、図６（ｄ）に示すようにｎ型不純物層１１からｐ^-
型半導体層１２の表面領域にｎ型の不純物を拡散し、浅
くて濃度の高いｎ⁺型不純物領域２を形成する。

【００２８】熱拡散後、図７（ａ）に示すように不純物
層１１を除去する。その後の工程は第３の実施例におけ
る図５（ａ），（ｂ）の工程と同様であり、図７
（ｂ），（ｃ）に示すようにして半導体装置が得られ
る。

【００２９】この実施例においても、高濃度で厚さの薄
いｎ⁺ バッファー層２を形成することができ、第１の実
施例と同様の効果を得ることが出来る。図８（ａ）〜
（ｄ）及び図９（ａ），（ｂ）は、本発明の第５の実施
例に係る半導体装置の製造工程を示す断面図である。

【００３０】第４の実施例では、ｐ^- 型半導体層１２を
形成し、ｐ⁺ 型半導体基板１からのｐ型不純物の拡散が
ｎ⁺ 不純物領域２の濃度を低下させることを防いでいる
が、第５の実施例では、このｐ^- 型半導体層１２の代わ
りにｎ^- 型半導体層１３を形成している。

【００３１】まず、図８（ａ）に示すｐ⁺ 型半導体基板
１上に、図８（ｂ）に示すように厚さ５〜１０μｍ、濃
度１０¹⁴〜１０¹⁶Ａｔｏｍｓ・ｃｍ^-3の低濃度のｎ^- 型
半導体層１３をエピタキシャル成長により形成する。そ
の後、図８（ｃ）に示すようにｎ型の拡散係数の小さい
不純物、例えば砒素（Ａｓ）を１０¹⁶〜１０²¹Ａｔｏｍ
ｓ・ｃｍ^-3イオン注入し、熱拡散を行ない、図８（ｄ）
に示すようにｎ^- 型半導体層１３の表面領域にｎ⁺ 不純
物層２を形成する。

【００３２】ｎ⁺ 領域２の形成後、図９（ａ）に示すよ
うに低濃度のｎ^- 型半導体層３をエピタキシャル法によ
り形成し、次いで図９（ｂ）に示すように、ｎ^- 型半導
体層３の表面領域にｐ型不純物領域４を熱拡散により形
成し、更にこのｐ型不純物領域にｎ⁺ 型不純物領域５を
熱拡散により形成する。

【００３３】その後、第１の実施例と同様にして、ｐ型
不純物領域４が形成されていないｎ^- 型半導体層３上に
ゲート絶縁膜６及びゲート電極７を形成する。更に、半
導体基板１に陽極８を設けるとともに、ｐ型不純物領域
４及びｎ⁺ 型不純物領域５上に陰極９を設け、ＩＧＢＴ
を完成する。

【００３４】この第５の実施例においても、高濃度で厚
さの薄いｎ⁺ バッファー層２を形成することができ、第
１の実施例と同様の効果を得ることができる。図１０
（ａ）〜（ｄ）及び図１１（ａ），（ｂ）は、本発明の
第６の実施例に係る半導体装置の製造工程を示す断面図
である。

【００３５】第５の実施例では、イオン注入後、拡散を
行うことでｎ⁺ 不純物領域２を形成したが、第６の実施
例では、第２の実施例で説明したような、ｎ型の不純物
を堆積させた後、熱拡散を行い、ｎ⁺ 不純物領域２を形
成している。

【００３６】まず、図１０（ａ）に示すｐ⁺ 型半導体基
板１上に、図１０（ｂ）に示すように厚さ５〜１０μ
ｍ、濃度１０¹⁴〜１０¹⁶Ａｔｏｍｓ・ｃｍ^-3の低濃度の
ｎ^- 型半導体層１３をエピタキシャル成長により形成す
る。その後、図１０（ｃ）に示すようにｎ^- 型半導体層
１３上にｎ型の熱拡散係数の小さい不純物、例えばアン
チモンの化合物である酸化アンチモン（Ｓｂ₂ Ｏ₃ ）を
堆積し、ｎ型不純物層１１を形成する。次に、熱拡散を
行い、ｎ型不純物層１１からｎ^- 型半導体層１３の表面
領域にｎ型の不純物を拡散し、図１０（ｄ）に示すよう
に浅くて濃度の高いｎ⁺ 型不純物領域２を形成する。

【００３７】熱拡散後、図１１（ａ）に示すように，不
純物層１１を除去する。不純物層１１を除去した後、図
１１（ｂ）に示すように低濃度のｎ^- 型半導体層３をエ
ピタキシャル法により形成し、次いで図１１（ｃ）に示
すように、ｎ^- 型半導体層３の表面領域にｐ型不純物領
域４を熱拡散により形成し、更にこのｐ型不純物領域に
ｎ⁺ 型不純物領域５を熱拡散により形成する。

【００３８】その後、第１の実施例と同様にして、ｐ型
不純物領域４が形成されていないｎ^- 型半導体層３上に
ゲート絶縁膜６及びゲート電極７を形成する。更に、半
導体基板１に陽極８を設けるとともに、ｐ型不純物領域
４及びｎ⁺ 型不純物領域５上に陰極９を設け、ＩＧＢＴ
を完成する。

【００３９】この第６の実施例においても、高濃度で厚
さの薄いｎ⁺ バッファー層２を形成することができ、第
１の実施例と同様の効果を得ることができる。図１２
（ａ）〜（ｃ）及び図１３（ａ）〜（ｃ）は、本発明の
第７の実施例に係る半導体装置の製造工程を示す断面図
である。

【００４０】まず、図１２（ａ）に示すｐ⁺ 型半導体基
板１上に、図１２（ｂ）に示すように、リン（Ｐ）をド
ーパントとした高濃度で厚さの薄い５〜１０ｕｍのｎ⁺
バッファー層２をエピタキシャル成長により形成す
る。。このｎ型不純物層２上に、図１２（ｂ）に示すよ
うに、厚さ１μｍの酸化膜１４を形成する。

【００４１】次に、フォトエッチングプロセスにより、
第１３図（ａ）に示すように、直径数μｍの水玉模様に
酸化膜１４をパターニングし、酸化膜パターン１５を形
成する。その後、酸化膜パタ−ン１５上に、ｎ型の拡散
係数の小さい不純物、例えばアンチモンの化合物である
酸化アンチモン（Ｓｂ₂ Ｏ₃ ）を堆積し、ｎ型不純物層
１６を形成する。その後、熱拡散を行ない、ｎ⁺ バッフ
ァー層２の表面領域に、ｎ⁺⁺領域１７を選択的に形成す
る。

【００４２】その後、ｎ型不純物層１６及び酸化膜パタ
−ン１５を除去する。そして、上述の実施例と同様にし
て、図１４（ｂ）に示すように低濃度のｎ^- 型半導体層
３をエピタキシャル法により形成し、次いで図１４
（ｂ）に示すように、ｎ^- 型半導体層３の表面領域にｐ
型不純物領域４を熱拡散により形成し、更にこのｐ型不
純物領域にｎ⁺ 型不純物領域５を熱拡散により形成す
る。その後、ｐ型不純物領域４が形成されていないｎ^-
型半導体層３上にゲート絶縁膜６及びゲート電極７を形
成する。更に、半導体基板１に陽極８を設けるととも
に、ｐ型不純物領域４及びｎ⁺ 型不純物領域５上に陰極
９を設け、ＩＧＢＴを完成する。

【００４３】従来のリンを含むバッファー層の場合、拡
散係数が高いため熱拡散工程などでバッファー層の濃度
の低下が進み易いという問題点があるが、この実施例に
よると、マスクのパターンをコントロールすることによ
り、バッファー層の濃度を任意に高めることが可能であ
る。

【００４４】また、本実施例では、図１５（ａ）に示す
ように酸化膜１５水玉模様にパターンニングしたが、第
１５図（ｂ）に示すように格子模様でも良い。以上説明
した各実施例はすべてＩＧＢＴについてのものである
が、ＳＩサイリスタ、ＭＯＳゲートサイリスタにも本発
明が適用できることは言うまでもない。なお、これら各
実施例における半導体装置の製造方法は、ｎチャネル型
の半導体装置に係わるものであるが、極性を逆にしたｐ
チャネル型の半導体装置の製造方法にも同様に適用可能
である。

【００４５】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、熱拡散工程後においても、高濃
度で厚さの薄いバッファー層が存在する半導体装置を得
ること出来るので、高速スイッチングかつ低オン抵抗を
兼ね備える半導体装置の製造が可能である。

【図面の簡単な説明】

【図１】 本発明の第１の実施例に係るＩＧＢＴの製造
工程を示す断面図。

【図２】 本発明の第１の実施例に係るＩＧＢＴの製造
工程を示す断面図。

【図３】 本発明の第２の実施例に係るＩＧＢＴの製造
工程を示す断面図。

【図４】 本発明の第３の実施例に係るＩＧＢＴの製造
工程を示す断面図。

【図５】 本発明の第３の実施例に係るＩＧＢＴの製造
工程を示す断面図。

【図６】 本発明の第４の実施例に係るＩＧＢＴの製造
工程を示す断面図。

【図７】 本発明の第４の実施例に係るＩＧＢＴの製造
工程を示す断面図。

【図８】 本発明の第５の実施例に係るＩＧＢＴの製造
工程を示す断面図。

【図９】 本発明の第５の実施例に係るＩＧＢＴの製造
工程を示す断面図。

【図１０】 本発明の第６の実施例に係るＩＧＢＴの製
造工程を示す断面図。

【図１１】 本発明の第６の実施例に係るＩＧＢＴの製
造工程を示す断面図。

【図１２】 本発明の第７の実施例に係るＩＧＢＴの製
造工程を示す断面図。

【図１３】 本発明の第７の実施例に係るＩＧＢＴの製
造工程を示す断面図。

【図１４】 本発明の第７の実施例に係るＩＧＢＴの製
造工程を示す断面図。

【図１５】 本発明の第７の実施例に使用される酸化膜
パタ−ンを示す図。

【図１６】 通常のＩＧＢＴの構成を示す断面図。

【図１７】 通常のＳＩサイリスタの構成を示す図。

【図１８】 図１６のＩＧＢＴの製造工程を示す断面
図。

【符号の説明】

１・・・ｐ⁺ 型半導体基板 ２・・・ｎ⁺ バッファー層 ３・・・ｎ^- 型半導体層 ４・・・ｐ型不純物領域 ５・・・ｎ⁺ 型不純物領域 ６・・・ゲ−ト絶縁膜 ７・・・ゲ−ト電極 ８・・・陽極 ９・・・陰極 １１・・・ｎ型不純物層 １２・・・ｐ^- 型半導体層 １３・・・ｎ^- 型半導体層 １４・・・酸化膜 １５・・・酸化膜パタ−ン １６・・・ｎ型不純物層 １７・・・ｎ⁺⁺型不純物領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/74 Ｎ 21/336 9055−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｐ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 陽極、陰極及びゲートを有し、前記陽極
   及び陰極間を流れる主電流を前記ゲートにより制御する
   半導体装置の製造方法であって、ｐ型不純物を高濃度に
   含む陽極層にＡｓ又はＳｂをイオン注入して、陽極層の
   表面領域にｎ型高濃度半導体領域を形成する工程と、前
   記半導体領域上にｎ型不純物を低濃度に含むｎ型半導体
   層を形成する工程と、前記ｎ型半導体層に素子を形成す
   る工程を具備することを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 陽極、陰極及びゲートを有し、前記陽極
   及び陰極間を流れる主電流を前記ゲートにより制御する
   半導体装置の製造方法であって、ｐ型不純物を高濃度に
   含む陽極層上にＡｓ又はＳｂを含む層を形成する工程
   と、このＡｓ又はＳｂを含む層を熱処理して前記Ａｓ又
   はＳｂを陽極層に拡散させ、陽極層の表面領域にｎ型高
   濃度半導体領域を形成する工程と、前記Ａｓ又はＳｂを
   含む層を除去する工程と、前記半導体領域上にｎ型不純
   物を低濃度に含むｎ型半導体層を形成する工程と、この
   ｎ型半導体層に素子を形成する工程を具備することを特
   徴とする半導体装置の製造方法。
3. 【請求項３】 前記陽極層上にこの陽極層の濃度よりも
   ｐ型不純物を低濃度に含むｐ型半導体層を形成する工程
   を更に具備し、このｐ型半導体層にＡｓ又はＳｂをイオ
   ン注入するか又はＡｓ又はＳｂを含む層を形成すること
   を特徴とする請求項１又は２に記載の半導体装置の製造
   方法。