JPS63204763A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63204763A JPS63204763A JP3818087A JP3818087A JPS63204763A JP S63204763 A JPS63204763 A JP S63204763A JP 3818087 A JP3818087 A JP 3818087A JP 3818087 A JP3818087 A JP 3818087A JP S63204763 A JPS63204763 A JP S63204763A
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にバイポーラ
型シリコン半導体装置の製造方法に関する。
型シリコン半導体装置の製造方法に関する。
第２図（ａ）〜（ｄ）は従来のバイポーラ型シリコン半
導体装置の製造工程図を示すもので、まず、第２図（ａ
）のようにＰ型シリコン半導体基板１にＮ型コレクタ埋
込領域２を形成し、ついでエビ成長ＮＪ３を形成した後
埋込コレクタ引出領域４をイオン注入法あるいは拡散法
により形成し更に熱酸化法によりシリコン酸化膜５を形
成してから選択的にボロン原子（Ｂ）をイオン注入法に
よりエビ成長層３に添加してベース領域６を形成する。
導体装置の製造工程図を示すもので、まず、第２図（ａ
）のようにＰ型シリコン半導体基板１にＮ型コレクタ埋
込領域２を形成し、ついでエビ成長ＮＪ３を形成した後
埋込コレクタ引出領域４をイオン注入法あるいは拡散法
により形成し更に熱酸化法によりシリコン酸化膜５を形
成してから選択的にボロン原子（Ｂ）をイオン注入法に
よりエビ成長層３に添加してベース領域６を形成する。
つぎに第２図（ｂ）に示すように、シリコン酸化膜５に
ベース領域６に達する開孔部を設けた後多結晶シリコン
膜７を２５００人厚に堆積し、砒素（＾Ｓ）原子をイオ
ン注入法により多結晶シリコン膜７内に添加する。しか
る後、第２図（Ｃ）のように熱処理を施してエミッタ領
域８を形成した後、多結晶シリコン膜７を選択的に蝕刻
し、更にシリコン酸化膜５にコレクタ引出領域４および
ベース領域６に達する開孔部を設けた後スパッタ法によ
り白金（ｐｔ）膜９を堆積し、４００’〜６００℃の熱
処理を施して白金シリサイド層１゜を形成する。次に、
反応防止膜バリヤ材およびアルミ材をスパッタ法により
それぞれ堆積し選択的に蝕刻して反応防止膜１１アルミ
電極１２ａ。
ベース領域６に達する開孔部を設けた後多結晶シリコン
膜７を２５００人厚に堆積し、砒素（＾Ｓ）原子をイオ
ン注入法により多結晶シリコン膜７内に添加する。しか
る後、第２図（Ｃ）のように熱処理を施してエミッタ領
域８を形成した後、多結晶シリコン膜７を選択的に蝕刻
し、更にシリコン酸化膜５にコレクタ引出領域４および
ベース領域６に達する開孔部を設けた後スパッタ法によ
り白金（ｐｔ）膜９を堆積し、４００’〜６００℃の熱
処理を施して白金シリサイド層１゜を形成する。次に、
反応防止膜バリヤ材およびアルミ材をスパッタ法により
それぞれ堆積し選択的に蝕刻して反応防止膜１１アルミ
電極１２ａ。
１２ｂ、１２ｃをそれぞれ形成することによって第２図
（ｄ）に示す如き最終構造を得るものである。
（ｄ）に示す如き最終構造を得るものである。
しかしながら、この従来の製造方法によるとエミッタ領
域を形成するための多結晶シリコン膜７の堆積および砒
素（Ａｓ）原子のイオン注入をそれぞれ１回の工程で行
っているので、浅い接合を得ようとしてランプアニール
法による熱処理を行うと多結晶シリコン７中のＡｓ原子
はベース領域６まで達することができず、第２図（ｂ）
の点線で示したように多結晶シリコン膜７の上表面近く
で止まってしまうので素子が形成されない。これを解決
しようとして炉アニール法による熱処理をまず行い更に
ランプアニール法によりエミッタ領域８を形成すると、
Ａｓ／ｌｉ子よりボロン原子の方が拡散係数が大きいた
め類アニールによる熱処理でベース領域６の深さが当初
の設定値よりも一点鎖線で示すように一段と深くなり素
子の利得特性上好ましからざる結果を生む。また一方、
Ａｓ原子がベース領域６まで達するようにＡｓ原子イオ
ンの注入エネルギーを上げるとチャンネリング現象をお
こすので浅いエミッタを形成するための制御が難しく、
他方多結晶シリコン膜７の膜厚を薄くして６０〜１００
ＫｅＶ程度のイオン注入エネルギーでＡｓ原子がベー
ス領域まで達するようにすると、第２図（Ｃ）において
点線表示をしたように白金シリサイド層１０を形成する
際、多結晶シリコン膜７およびエミッタ領域８内にスパ
イクが発生しＥＢ接合の短絡をおこすに至る。従って、
多結晶シリコン膜７を所望通り薄くすることは出来ず少
なくとも２０００Å以上の膜厚に設定する必要が生じる
。
域を形成するための多結晶シリコン膜７の堆積および砒
素（Ａｓ）原子のイオン注入をそれぞれ１回の工程で行
っているので、浅い接合を得ようとしてランプアニール
法による熱処理を行うと多結晶シリコン７中のＡｓ原子
はベース領域６まで達することができず、第２図（ｂ）
の点線で示したように多結晶シリコン膜７の上表面近く
で止まってしまうので素子が形成されない。これを解決
しようとして炉アニール法による熱処理をまず行い更に
ランプアニール法によりエミッタ領域８を形成すると、
Ａｓ／ｌｉ子よりボロン原子の方が拡散係数が大きいた
め類アニールによる熱処理でベース領域６の深さが当初
の設定値よりも一点鎖線で示すように一段と深くなり素
子の利得特性上好ましからざる結果を生む。また一方、
Ａｓ原子がベース領域６まで達するようにＡｓ原子イオ
ンの注入エネルギーを上げるとチャンネリング現象をお
こすので浅いエミッタを形成するための制御が難しく、
他方多結晶シリコン膜７の膜厚を薄くして６０〜１００
ＫｅＶ程度のイオン注入エネルギーでＡｓ原子がベー
ス領域まで達するようにすると、第２図（Ｃ）において
点線表示をしたように白金シリサイド層１０を形成する
際、多結晶シリコン膜７およびエミッタ領域８内にスパ
イクが発生しＥＢ接合の短絡をおこすに至る。従って、
多結晶シリコン膜７を所望通り薄くすることは出来ず少
なくとも２０００Å以上の膜厚に設定する必要が生じる
。
本発明の目的は上記の状況に鑑み、エミッタベース領域
の浅接合をシリサイド層形成の際のスパイク発生を懸念
することなく可能ならしめた半導体集積回路装置の製造
方法を提供することであ： 〔問題点を解決するための手段〕 本発明によれば半導体集積回路の製造方法は、第１導電
型のシリコン半導体基板上に前記シリコン半導体基板と
は異なる第２導電型の埋込層およびエピタキシャル層を
順次形成する工程と、前記エピタキシャル層が形成する
コレクタ領域内に前記第１導電型と同一導電型のベース
領域を形成する工程と、前記ベース領域上の絶縁保護膜
に開口部を設けるシリコン酸化膜の選択的除去工程と、
前記開口部を含む基板全面に多結晶シリコン膜の堆積と
前記第２導電型と同一導電型の不純物添加を交互に順次
複数回繰返し前記多結晶シリコン膜の総膜厚を２０００
Å以上に設定する工程と、ランプアニール法による熱処
理を加え前記多結晶シリコン膜のそれぞれが含有する不
純物を前記開孔部を介しベース領域内に拡散せしめるエ
ミッタ頭載形成工程とを含む。
の浅接合をシリサイド層形成の際のスパイク発生を懸念
することなく可能ならしめた半導体集積回路装置の製造
方法を提供することであ： 〔問題点を解決するための手段〕 本発明によれば半導体集積回路の製造方法は、第１導電
型のシリコン半導体基板上に前記シリコン半導体基板と
は異なる第２導電型の埋込層およびエピタキシャル層を
順次形成する工程と、前記エピタキシャル層が形成する
コレクタ領域内に前記第１導電型と同一導電型のベース
領域を形成する工程と、前記ベース領域上の絶縁保護膜
に開口部を設けるシリコン酸化膜の選択的除去工程と、
前記開口部を含む基板全面に多結晶シリコン膜の堆積と
前記第２導電型と同一導電型の不純物添加を交互に順次
複数回繰返し前記多結晶シリコン膜の総膜厚を２０００
Å以上に設定する工程と、ランプアニール法による熱処
理を加え前記多結晶シリコン膜のそれぞれが含有する不
純物を前記開孔部を介しベース領域内に拡散せしめるエ
ミッタ頭載形成工程とを含む。
以下、図面を参照して本発明の詳細な説明する。
第１図＜ａ）〜（ｅ）は本発明の一実施例を示す製造工
程順序図である。本実施例によれば第１図（ａ）に示さ
れるようにＰ型シリコン半導体基板１にはＡｓ原子が拡
散法により添加されＮ型コレクタ埋込層２が形成される
。ついで、Ｎ型のエビ成長層３が堆積され、リン（Ｐ）
原子の選択的拡散により埋込コレクタ引出領域４が形成
された後、シリコン酸化Ｍ５を形成し更にボロン（Ｂ）
原子をイオン注入してベース領域６が形成される。つい
で、シリコン酸化膜５は選択的に蝕刻されてべ一ス領域
６上に開孔部が形成され、更に全面にわたり多結晶シリ
コン膜７ａがＣＶＤ法により７００〜１０００人の膜厚
に堆積された後、この多結晶シリコン膜７ａの上方から
砒素（Ａｓ）原子が７０〜８０ＫｅＶのイオン注入エネ
ルギーで添加される〔第１図（ｂ）参照〕。この結果、
砒素（Ａｓ）原子のピーク濃度は多結晶シリコン膜７ａ
のほぼ１／２膜厚の位置に存在するように設定されるこ
ととなる。ひき続き多結晶シリコン膜７ｂおよび７ｃが
それぞれ７００人〜１０００人膜厚に順次堆積され同じ
ように砒素（Ａｓ）原子が７０ＫｅＶ〜８０ＫｅＶのイ
オン注入エネルギーでそれぞれの多結晶シリコン膜に添
加される。この際開孔部上の多結晶シリコン膜のＭ厚を
合計して２０００Å以上となるように設定することが必
要である〔第１図（Ｃ）９照〕。ついで、９００’〜１
１００℃の温度処理がランプアニール法により行なわれ
、ボロン（Ｂ）原子および砒素（Ａｓ ）原子を活性化
して砒素（Ａｓ）原子を多結晶シリコンｖ７ａ、７ｂ、
７ｃからベース領域６内へ拡散させることによりエミッ
タ領域８が形成される。エミッタ領域８を形成後多結晶
シリコン膜７ａ、７ｂ、７ｃおよびシリコン酸化膜５を
順次選択的に蝕刻し開口部を埋込コレクタ引出領域４．
ベース領域６に達する深さに設けた後白金（Ｐｔ）膜９
をスパッタ法により３００人〜６００人厚膜に堆積し、
更に４００”〜６００℃の熱処理を施して白金シリサイ
ド層ｌＯをそれぞれ開口部内に形成する〔第１図（ｄ）
参照〕、最後に不要の残った白金（Ｐｔ）膜９を除去し
、反応防止膜（バリヤ）材およびアルミ膜をそれぞれス
パッタ法により堆積し選択的に蝕刻して反応防止膜１１
およびアルミ電極１２ａ。
程順序図である。本実施例によれば第１図（ａ）に示さ
れるようにＰ型シリコン半導体基板１にはＡｓ原子が拡
散法により添加されＮ型コレクタ埋込層２が形成される
。ついで、Ｎ型のエビ成長層３が堆積され、リン（Ｐ）
原子の選択的拡散により埋込コレクタ引出領域４が形成
された後、シリコン酸化Ｍ５を形成し更にボロン（Ｂ）
原子をイオン注入してベース領域６が形成される。つい
で、シリコン酸化膜５は選択的に蝕刻されてべ一ス領域
６上に開孔部が形成され、更に全面にわたり多結晶シリ
コン膜７ａがＣＶＤ法により７００〜１０００人の膜厚
に堆積された後、この多結晶シリコン膜７ａの上方から
砒素（Ａｓ）原子が７０〜８０ＫｅＶのイオン注入エネ
ルギーで添加される〔第１図（ｂ）参照〕。この結果、
砒素（Ａｓ）原子のピーク濃度は多結晶シリコン膜７ａ
のほぼ１／２膜厚の位置に存在するように設定されるこ
ととなる。ひき続き多結晶シリコン膜７ｂおよび７ｃが
それぞれ７００人〜１０００人膜厚に順次堆積され同じ
ように砒素（Ａｓ）原子が７０ＫｅＶ〜８０ＫｅＶのイ
オン注入エネルギーでそれぞれの多結晶シリコン膜に添
加される。この際開孔部上の多結晶シリコン膜のＭ厚を
合計して２０００Å以上となるように設定することが必
要である〔第１図（Ｃ）９照〕。ついで、９００’〜１
１００℃の温度処理がランプアニール法により行なわれ
、ボロン（Ｂ）原子および砒素（Ａｓ ）原子を活性化
して砒素（Ａｓ）原子を多結晶シリコンｖ７ａ、７ｂ、
７ｃからベース領域６内へ拡散させることによりエミッ
タ領域８が形成される。エミッタ領域８を形成後多結晶
シリコン膜７ａ、７ｂ、７ｃおよびシリコン酸化膜５を
順次選択的に蝕刻し開口部を埋込コレクタ引出領域４．
ベース領域６に達する深さに設けた後白金（Ｐｔ）膜９
をスパッタ法により３００人〜６００人厚膜に堆積し、
更に４００”〜６００℃の熱処理を施して白金シリサイ
ド層ｌＯをそれぞれ開口部内に形成する〔第１図（ｄ）
参照〕、最後に不要の残った白金（Ｐｔ）膜９を除去し
、反応防止膜（バリヤ）材およびアルミ膜をそれぞれス
パッタ法により堆積し選択的に蝕刻して反応防止膜１１
およびアルミ電極１２ａ。
１２ｂ、１２ｃをそれぞれ形成することによって第１図
（ｅ）に示す如き最終構造を得ることができる。
（ｅ）に示す如き最終構造を得ることができる。
本実施例に示す如く本発明によればエミッタ領域８はラ
ンプアニールの熱処理のみによって容易に形成し得るの
で、従来方法のようにベース領域６の再拡散を伴なうこ
ともなく、またエミッタ領域８内にスパイクを生じるこ
ともなく極めて浅いエミッタベース（ＥＢ）接合を確実
に形成することが可能である。
ンプアニールの熱処理のみによって容易に形成し得るの
で、従来方法のようにベース領域６の再拡散を伴なうこ
ともなく、またエミッタ領域８内にスパイクを生じるこ
ともなく極めて浅いエミッタベース（ＥＢ）接合を確実
に形成することが可能である。
以上はｎｐｎ）ランジスタ製造に実施した場合を説明し
たが異なる極性のトランジスタの製造に対しても容易に
実施し得る。
たが異なる極性のトランジスタの製造に対しても容易に
実施し得る。
以上詳細に説明したように、本発明によればエミッタ領
域を形成するための多結晶シリコン膜は必要とする２０
００人に達するまで複数回に分割して堆積し且つ堆積す
るごとに不純物原子をそれぞれ多結晶シリコン膜内に添
加する手法をとっているので不純物は多結晶シリコン膜
内に均一に分布しランプアニール法による熱処理だけで
ベース領域内に不純物を所要濃度に拡散することができ
る。従って、浅いエミッタ領域を形成する場合であって
もベース領域を更に深くせしめることはない。また、多
結晶シリコン膜を複数回にわたって堆積するのでエミッ
タ領域上の多結晶シリコン膜の膜厚を容易に２０００Å
以上とすることができ、従来方法においてしばしば生じ
たシリサイド形成時におけるスパイク発生によるＥＢ接
合の短絡事故の発生に対しても有効に解決することが可
能である。
域を形成するための多結晶シリコン膜は必要とする２０
００人に達するまで複数回に分割して堆積し且つ堆積す
るごとに不純物原子をそれぞれ多結晶シリコン膜内に添
加する手法をとっているので不純物は多結晶シリコン膜
内に均一に分布しランプアニール法による熱処理だけで
ベース領域内に不純物を所要濃度に拡散することができ
る。従って、浅いエミッタ領域を形成する場合であって
もベース領域を更に深くせしめることはない。また、多
結晶シリコン膜を複数回にわたって堆積するのでエミッ
タ領域上の多結晶シリコン膜の膜厚を容易に２０００Å
以上とすることができ、従来方法においてしばしば生じ
たシリサイド形成時におけるスパイク発生によるＥＢ接
合の短絡事故の発生に対しても有効に解決することが可
能である。
第１図（ａ）〜（ｅ）は本発明の一実施例を示す製造工
程順序図、第２図（ａ）〜（ｄ）は従来のバイポーラ型
シリコン半導体装置の製造工程図である。 １・・・Ｐ型シリコン半導体基板、２・・・Ｎ型°コレ
クタ埋込層、３・・・Ｎ型エピ成長層、４・・・埋込コ
レクタ引出領域、５・・・シリコン酸化膜、６・・・ベ
ース領域、７ａ、７ｂ、７ｃ、７・・・多結晶シリコン
膜、８・・・エミッタ領域、９・・・白金膜、１０・・
・白金シリサイド層、１１・・・反応防止膜、１２ａ、
１２ｂ。 １２ｃ・・・アルミ電極。 Ｘ祢 代理人 弁理士 内 原 晋Ｃμ】〈′ ｔｂｌ （Ｃ） 茅 ｌ 凹 （、ｈ 茅 １ 図 （ｂ） （Ｃ） 丼 ２（！Ｉ ＄ ２ 図
程順序図、第２図（ａ）〜（ｄ）は従来のバイポーラ型
シリコン半導体装置の製造工程図である。 １・・・Ｐ型シリコン半導体基板、２・・・Ｎ型°コレ
クタ埋込層、３・・・Ｎ型エピ成長層、４・・・埋込コ
レクタ引出領域、５・・・シリコン酸化膜、６・・・ベ
ース領域、７ａ、７ｂ、７ｃ、７・・・多結晶シリコン
膜、８・・・エミッタ領域、９・・・白金膜、１０・・
・白金シリサイド層、１１・・・反応防止膜、１２ａ、
１２ｂ。 １２ｃ・・・アルミ電極。 Ｘ祢 代理人 弁理士 内 原 晋Ｃμ】〈′ ｔｂｌ （Ｃ） 茅 ｌ 凹 （、ｈ 茅 １ 図 （ｂ） （Ｃ） 丼 ２（！Ｉ ＄ ２ 図
Claims (1)
- 第１導電型のシリコン半導体基板上に前記シリコン半導
体基板とは異なる第２導電型の埋込層およびエピタキシ
ャル層を順次形成する工程と、前記エピタキシャル層が
形成するコレクタ領域内に前記第１導電型と同一導電型
のベース領域を形成する工程と、前記ベース領域上の絶
縁保護膜に開口部を設けるシリコン酸化膜の選択的除去
工程と、前記開口部を含む基板全面に多結晶シリコン膜
の堆積と前記第２導電型と同一導電型の不純物添加を交
互に順次複数回繰返し前記多結晶シリコン膜の総膜厚を
２０００Å以上に設定する工程と、ランプアニール法に
よる熱処理を加え前記多結晶シリコン膜のそれぞれが含
有する不純物を前記開孔部を介しベース領域内に拡散せ
しめるエミッタ領域形成工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038180A JPH0612779B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038180A JPH0612779B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204763A true JPS63204763A (ja) | 1988-08-24 |
| JPH0612779B2 JPH0612779B2 (ja) | 1994-02-16 |
Family
ID=12518186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62038180A Expired - Lifetime JPH0612779B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612779B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04129229A (ja) * | 1990-09-20 | 1992-04-30 | Nec Corp | バイポーラトランジスタの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145827A (ja) * | 1984-12-20 | 1986-07-03 | Sanyo Electric Co Ltd | 選択拡散方法 |
| JPS61222125A (ja) * | 1985-03-27 | 1986-10-02 | Rohm Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-02-20 JP JP62038180A patent/JPH0612779B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145827A (ja) * | 1984-12-20 | 1986-07-03 | Sanyo Electric Co Ltd | 選択拡散方法 |
| JPS61222125A (ja) * | 1985-03-27 | 1986-10-02 | Rohm Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04129229A (ja) * | 1990-09-20 | 1992-04-30 | Nec Corp | バイポーラトランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612779B2 (ja) | 1994-02-16 |
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