JPH04129229A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH04129229A JPH04129229A JP25055290A JP25055290A JPH04129229A JP H04129229 A JPH04129229 A JP H04129229A JP 25055290 A JP25055290 A JP 25055290A JP 25055290 A JP25055290 A JP 25055290A JP H04129229 A JPH04129229 A JP H04129229A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラトランジスタの製造方法に関し、特
にエミッタの形成方法に関する。
にエミッタの形成方法に関する。
従来のＢ ｉＣＭＯ８集積回路装置における、ＮＰＮバ
イポーラトランジスタの製造方法を第３図を用いて説明
する。
イポーラトランジスタの製造方法を第３図を用いて説明
する。
まず第３図（ａ＞に示すように、Ｐ型シリコン基板１上
に埋込Ｎ＋型領領域及び埋込Ｐ“型領域３を形成後、Ｎ
型９９３２層４をエピタキシャル成長する。そ、の後、
Ｐ型ウェル領域６及びＮ型ウェル領域７を形成する。次
に第３図（ｂ）に示すように、フィールド酸化膜１ｏと
ゲート酸化膜１５を形成後、多結晶シリコンからなるＭ
ＯＳトランジスタのゲート電極１６を設ける。次でＰ型
不純物を導入しバイポーラトランジスタのベース領域１
１を形成する。
に埋込Ｎ＋型領領域及び埋込Ｐ“型領域３を形成後、Ｎ
型９９３２層４をエピタキシャル成長する。そ、の後、
Ｐ型ウェル領域６及びＮ型ウェル領域７を形成する。次
に第３図（ｂ）に示すように、フィールド酸化膜１ｏと
ゲート酸化膜１５を形成後、多結晶シリコンからなるＭ
ＯＳトランジスタのゲート電極１６を設ける。次でＰ型
不純物を導入しバイポーラトランジスタのベース領域１
１を形成する。
次に第３図（ｃ）に示すようにＭＯＳ）ランジスタのＰ
′″型のソース・ドレイン領域１７Ａとバイポーラトラ
ンジスタのグラフトベース領域１７Ｂを形成する。次で
全面に厚さ約０．１μｍのシリコン酸化膜５を成長した
のちパターニングし、エミッタ形成用のコンタクト孔を
形成する。その後全面に多結晶シリコン層１８Ａを堆積
後、ヒ素のイオン注入及びドライブインにより、Ｎ＋型
エミッタ領域２０を形成する。次に多結晶シリコン層１
８Ａをパターニングしエミッタ電極を形成する。次に第
３図（ｄ）に示すように、ＰＳＧ等の絶縁膜２１を堆積
させたのち、電極配線用のコンタクト部分の開孔を行な
う。次に第３図（ｅ）に示すように、各コンタクト部分
にＡＪ等からなる電極配線２２を形成することによりＮ
ＰＮバイポーラトランジスタＴ１とＰＭＯ８）ランジス
タＴ２を完成させる。
′″型のソース・ドレイン領域１７Ａとバイポーラトラ
ンジスタのグラフトベース領域１７Ｂを形成する。次で
全面に厚さ約０．１μｍのシリコン酸化膜５を成長した
のちパターニングし、エミッタ形成用のコンタクト孔を
形成する。その後全面に多結晶シリコン層１８Ａを堆積
後、ヒ素のイオン注入及びドライブインにより、Ｎ＋型
エミッタ領域２０を形成する。次に多結晶シリコン層１
８Ａをパターニングしエミッタ電極を形成する。次に第
３図（ｄ）に示すように、ＰＳＧ等の絶縁膜２１を堆積
させたのち、電極配線用のコンタクト部分の開孔を行な
う。次に第３図（ｅ）に示すように、各コンタクト部分
にＡＪ等からなる電極配線２２を形成することによりＮ
ＰＮバイポーラトランジスタＴ１とＰＭＯ８）ランジス
タＴ２を完成させる。
この従来のバイポーラトランジスタの製造方法では、第
３図（ｄ）における各コンタクト部分の開孔の際に除去
する膜は、多結晶シリコン層１８Ａ上では厚さ０．５μ
ｍ程度の絶縁膜２１、ソース・ドレイン上領域１７Ａ、
及びグラフトベース領域１７Ｂ上では、厚さ０．５μｍ
程度の絶縁膜２１と厚さ約０．１μｍのシリコン酸化膜
５である。シリコン酸化膜と多結晶シリコン層のドライ
エツチングの選択比はそればと大きくとれないため、全
てのコンタクト部分を完全に開孔すると、エミッタ領域
上の多結晶シリコン層１８Ａがかなりオーバーエツチン
グされる。
３図（ｄ）における各コンタクト部分の開孔の際に除去
する膜は、多結晶シリコン層１８Ａ上では厚さ０．５μ
ｍ程度の絶縁膜２１、ソース・ドレイン上領域１７Ａ、
及びグラフトベース領域１７Ｂ上では、厚さ０．５μｍ
程度の絶縁膜２１と厚さ約０．１μｍのシリコン酸化膜
５である。シリコン酸化膜と多結晶シリコン層のドライ
エツチングの選択比はそればと大きくとれないため、全
てのコンタクト部分を完全に開孔すると、エミッタ領域
上の多結晶シリコン層１８Ａがかなりオーバーエツチン
グされる。
エミッタ領域上の多結晶シリコン層１８Ａが過度にエツ
チングされると、例えばアルミニウムのような電極配線
のアロイスパイクにより、エミッターベース接合接合の
リーク電流が発生したり、電流増幅率ｈＰＥが低下する
という問題が生じ、バイポーラトランジスタの歩留りが
低下する要因となる。又、ショットキダイオードの混載
や、低コンタクト抵抗を目的としてコンタクト領域のシ
リサイド化を図ると、更に多結晶シリコン層がシリサイ
ド化により消費されるため、エミッターベース接合のリ
ーク電流の増加や、ｈＦＥの低下が一層発生し易くなる
。
チングされると、例えばアルミニウムのような電極配線
のアロイスパイクにより、エミッターベース接合接合の
リーク電流が発生したり、電流増幅率ｈＰＥが低下する
という問題が生じ、バイポーラトランジスタの歩留りが
低下する要因となる。又、ショットキダイオードの混載
や、低コンタクト抵抗を目的としてコンタクト領域のシ
リサイド化を図ると、更に多結晶シリコン層がシリサイ
ド化により消費されるため、エミッターベース接合のリ
ーク電流の増加や、ｈＦＥの低下が一層発生し易くなる
。
この問題点を解決する手段として、目的に応じてエミッ
タ領域上の多結晶シリコン層の厚さを変える方法が考え
られる。しかし、多結晶シリコン層に導入するヒ素のイ
オン注入条件やそのドライブイン条件を制御しても、多
結晶シリコン層の膜厚が異なるトランジスタに対して、
Ｎ＋型エミッタ領域２０の不純物濃度と深さ−を一定に
保つのは極めて困難であり、その結果デバイスパラメー
タ自体が変わってしまうため実用的ではない。
タ領域上の多結晶シリコン層の厚さを変える方法が考え
られる。しかし、多結晶シリコン層に導入するヒ素のイ
オン注入条件やそのドライブイン条件を制御しても、多
結晶シリコン層の膜厚が異なるトランジスタに対して、
Ｎ＋型エミッタ領域２０の不純物濃度と深さ−を一定に
保つのは極めて困難であり、その結果デバイスパラメー
タ自体が変わってしまうため実用的ではない。
本発明のバイポーラトランジスタの製造方法は、半導体
基板上にベース領域を形成する工程と、このベース領域
上に絶縁膜を形成したのちパターニングしコンタクト孔
を形成する工程と、このコンタクト孔を含む全面に不純
物を含む多結晶シリコン層と導電層を順次形成する工程
と、前記多結晶シリコン層の不純物を熱拡散させ前記コ
ンタクト孔下の前記ベース領域にエミッタ領域を形成す
る工程と、エミッタ領域形成後前記導電層と多結晶シリ
コン層とをパターニングしエミッタ電極を形成する工程
とを含んで構成される。
基板上にベース領域を形成する工程と、このベース領域
上に絶縁膜を形成したのちパターニングしコンタクト孔
を形成する工程と、このコンタクト孔を含む全面に不純
物を含む多結晶シリコン層と導電層を順次形成する工程
と、前記多結晶シリコン層の不純物を熱拡散させ前記コ
ンタクト孔下の前記ベース領域にエミッタ領域を形成す
る工程と、エミッタ領域形成後前記導電層と多結晶シリ
コン層とをパターニングしエミッタ電極を形成する工程
とを含んで構成される。
次に、本発明について図面を参照して説明する。第１図
（ａ）〜（ｈ）は本発明の第１の実施例を説明するため
の工程順に示した半導体チップの断面図であり、特に本
発明をＢｉＣＭＯ８集積回路のＮＰＮバイポーラトラン
ジスタに適用した場合である。
（ａ）〜（ｈ）は本発明の第１の実施例を説明するため
の工程順に示した半導体チップの断面図であり、特に本
発明をＢｉＣＭＯ８集積回路のＮＰＮバイポーラトラン
ジスタに適用した場合である。
まず第１図（ａ）に示すように、ホウ素を５×１０ ”
〜５ Ｘ １０ ”ｃｍ−’含んだＰ型シリコン基板１
上に、最大濃度Ｉ Ｑ １８〜ｌ Ｑ ２０ａ！＋−３
の埋込Ｎ１型領域２をヒ素のプリデポジションにより形
成後、最大濃度１０１７〜１０１９ｃｍづの埋込Ｐ＋型
領域３をホウ素のイオン注入又はプリデポジションによ
り形成する０次にリン濃度がｌ Ｘ １０１６ｃｍ−’
程度のＮ型９９３２層４を温度ｉ ｏｏｏ〜１２００℃
で１〜２μｍの厚さにエピタキシャル成長した後、５０
ｎｍ程度の５ｉ０２等の第１酸化膜５Ａを形成する。そ
の後加速電圧１５０ｋＶ、ドーズ量１０１２〜１０１３
ＣＩ１１−２のホウ素のイオン注入によりＰ型ウェル領
域６を形成し、次て加速電圧１５０ｋＶ ドーズ量１
０１２〜１０”ｃｍ−２のリンのイオン注入によりＮ型
ウェル領域７を形成する５次に第１図（ｂ）に示すよう
に、第１シリコン窒化膜８Ａを形成したのちバターニン
グし、この第１シリコン窒化膜８Ａマスクとして、第１
酸化膜５Ａの除去と８５０〜９５０℃でのリンの拡散に
よるコレクタ引出し領域９を形成する。次で９００℃で
酸化を行ない厚さ０．２μｍ程度の第２酸化膜５Ｂを形
成する。次に第１図（Ｃ）に示すように、９５０〜１０
００℃の選択酸化法により厚さ約０．８μｍのフィール
ド酸化膜１０を形成後、加速電圧１５〜７０ ｋ ｅ
Ｖ 、ドーズ量１〜５Ｘ １０ ”ｃｍ−”のホウ素の
イオン注入によりＰ型のベース領域１１を形成する。そ
の後第２窒化膜８Ｂをマスクとした選択酸化法により、
バイポーラトラジスタ形成領域に厚さ約０２μｍの第３
酸化Ｍ５Ｃを形成する２ 次に第１図（ｄ）に示すように、ホウ素のイオン注入に
よりＭＯＳ）ランジスタの第１チヤネルドープ領域１・
１を形成後、厚さ１０〜５０ ｎ、 ｍのケート酸化膜
１５及びリンを高濃度に導入したポリシリコン層からな
るゲート電極］６を形成する。さらに加速電圧２０・〜
４０ ｋｖ 、 ドーズ量１０１５〜１０”ｃｍ−”の
ホウ素のイオン注入に唄り、ＭＯＳ）ランジスタのソー
ス・ドレイン領域１７Ａとバイポーラトランジスタのグ
ラフトベ・−ス領域１７Ｂを形成する。そして全面に厚
さ約０．１μｍの第４酸化膜５Ｄを堆積する。次にエミ
ッタコンタクト部の酸化膜にコンタクト孔を形成した後
、全面に厚さ０．２μｍ程度の第１多結晶シリコン層１
８を堆積し、次で加速電圧７・ツに■、ドーズ量Ｉ Ｘ
１０１６ｃｍ−”のヒ素のイオン注入を行なう。
〜５ Ｘ １０ ”ｃｍ−’含んだＰ型シリコン基板１
上に、最大濃度Ｉ Ｑ １８〜ｌ Ｑ ２０ａ！＋−３
の埋込Ｎ１型領域２をヒ素のプリデポジションにより形
成後、最大濃度１０１７〜１０１９ｃｍづの埋込Ｐ＋型
領域３をホウ素のイオン注入又はプリデポジションによ
り形成する０次にリン濃度がｌ Ｘ １０１６ｃｍ−’
程度のＮ型９９３２層４を温度ｉ ｏｏｏ〜１２００℃
で１〜２μｍの厚さにエピタキシャル成長した後、５０
ｎｍ程度の５ｉ０２等の第１酸化膜５Ａを形成する。そ
の後加速電圧１５０ｋＶ、ドーズ量１０１２〜１０１３
ＣＩ１１−２のホウ素のイオン注入によりＰ型ウェル領
域６を形成し、次て加速電圧１５０ｋＶ ドーズ量１
０１２〜１０”ｃｍ−２のリンのイオン注入によりＮ型
ウェル領域７を形成する５次に第１図（ｂ）に示すよう
に、第１シリコン窒化膜８Ａを形成したのちバターニン
グし、この第１シリコン窒化膜８Ａマスクとして、第１
酸化膜５Ａの除去と８５０〜９５０℃でのリンの拡散に
よるコレクタ引出し領域９を形成する。次で９００℃で
酸化を行ない厚さ０．２μｍ程度の第２酸化膜５Ｂを形
成する。次に第１図（Ｃ）に示すように、９５０〜１０
００℃の選択酸化法により厚さ約０．８μｍのフィール
ド酸化膜１０を形成後、加速電圧１５〜７０ ｋ ｅ
Ｖ 、ドーズ量１〜５Ｘ １０ ”ｃｍ−”のホウ素の
イオン注入によりＰ型のベース領域１１を形成する。そ
の後第２窒化膜８Ｂをマスクとした選択酸化法により、
バイポーラトラジスタ形成領域に厚さ約０２μｍの第３
酸化Ｍ５Ｃを形成する２ 次に第１図（ｄ）に示すように、ホウ素のイオン注入に
よりＭＯＳ）ランジスタの第１チヤネルドープ領域１・
１を形成後、厚さ１０〜５０ ｎ、 ｍのケート酸化膜
１５及びリンを高濃度に導入したポリシリコン層からな
るゲート電極］６を形成する。さらに加速電圧２０・〜
４０ ｋｖ 、 ドーズ量１０１５〜１０”ｃｍ−”の
ホウ素のイオン注入に唄り、ＭＯＳ）ランジスタのソー
ス・ドレイン領域１７Ａとバイポーラトランジスタのグ
ラフトベ・−ス領域１７Ｂを形成する。そして全面に厚
さ約０．１μｍの第４酸化膜５Ｄを堆積する。次にエミ
ッタコンタクト部の酸化膜にコンタクト孔を形成した後
、全面に厚さ０．２μｍ程度の第１多結晶シリコン層１
８を堆積し、次で加速電圧７・ツに■、ドーズ量Ｉ Ｘ
１０１６ｃｍ−”のヒ素のイオン注入を行なう。
次に第１図（ｅ）に示すように、全面に厚さ０．３μｍ
程度の第２多結晶シリコン層１９を堆積し、加速電圧７
０ｋＶ、ドーズ量２ Ｘ １０１６Ｃ１１””のヒ素の
イオン注入を行なう１次に第１図（ｆ）に示すように、
厚さ２０ｎｍ程変の酸化膜を堆積後、９００℃、２０〜
６０分の熱処理によりＮ＋型エミッタ領域２０を形成す
る。そして酸化膜を除去後第２多結晶シリコン層１９と
第１多結晶シリコン層１８のバターニングを１回のドラ
イエツチング法で行ない、第１．第２多結晶シリコン層
からなるエミッタ電極を形成する。次に第１図（ｇ）に
示すように、厚さ０．４〜０．８μｍ程度のＢ Ｐ Ｓ
Ｇ等からなる絶縁膜２１を堆積後、電極配線用コンタ
クト部分のエツチングを行なう。次に第１図（ｈ）に示
すように、各コンタクト部にＡ１からなる電極配線２２
を形成し、ＮＰＮ）ランジスタＴ１とＰＭＯ８）ランジ
スタＴ２を完成させる。これによりＢｉＣＭＯ８集積回
路において所望の特性をもつＮＰＮバイポーラトランジ
スタＴ、を形成することができる。
程度の第２多結晶シリコン層１９を堆積し、加速電圧７
０ｋＶ、ドーズ量２ Ｘ １０１６Ｃ１１””のヒ素の
イオン注入を行なう１次に第１図（ｆ）に示すように、
厚さ２０ｎｍ程変の酸化膜を堆積後、９００℃、２０〜
６０分の熱処理によりＮ＋型エミッタ領域２０を形成す
る。そして酸化膜を除去後第２多結晶シリコン層１９と
第１多結晶シリコン層１８のバターニングを１回のドラ
イエツチング法で行ない、第１．第２多結晶シリコン層
からなるエミッタ電極を形成する。次に第１図（ｇ）に
示すように、厚さ０．４〜０．８μｍ程度のＢ Ｐ Ｓ
Ｇ等からなる絶縁膜２１を堆積後、電極配線用コンタ
クト部分のエツチングを行なう。次に第１図（ｈ）に示
すように、各コンタクト部にＡ１からなる電極配線２２
を形成し、ＮＰＮ）ランジスタＴ１とＰＭＯ８）ランジ
スタＴ２を完成させる。これによりＢｉＣＭＯ８集積回
路において所望の特性をもつＮＰＮバイポーラトランジ
スタＴ、を形成することができる。
本第１の実施例においては、第１多結晶シリコン１８と
第２多結晶シリコン１９を用いてエミッタ領域上に厚さ
０゜５μｍの多結晶シリコン層を設けており、この厚さ
はコンタクト部のエツチングの際の多結晶シリコン層の
オーバーエツチングは問題にならない膜厚である。又第
１多結晶シリコン層１８と第２多結晶シリコン層１９そ
れぞれにヒ素のイオン注入を行っているなめＮ＋型エミ
ッタ領域２ｏを形成する際、長時間の押込を必要としな
い。さらに、エミッタ、ベースの不純物１０フアイルを
保ちながら、エミ・ツタ領域上の多結晶シリコン層の膜
厚を自由に制御することも可能である。その結果、本第
１の実施例で示したように、不純物の押し込みの為のコ
レクタ引出し領域９の酸化やベース領域１１の酸化のプ
ロセスを容易に導入することも可能となる。尚、第２多
結晶シリコン層１９の代りにタングステンシリサイド層
を用いてもよい。この場合はタングステンシリサイド層
をスパッタにより形成できるなめ、工程を少くできる。
第２多結晶シリコン１９を用いてエミッタ領域上に厚さ
０゜５μｍの多結晶シリコン層を設けており、この厚さ
はコンタクト部のエツチングの際の多結晶シリコン層の
オーバーエツチングは問題にならない膜厚である。又第
１多結晶シリコン層１８と第２多結晶シリコン層１９そ
れぞれにヒ素のイオン注入を行っているなめＮ＋型エミ
ッタ領域２ｏを形成する際、長時間の押込を必要としな
い。さらに、エミッタ、ベースの不純物１０フアイルを
保ちながら、エミ・ツタ領域上の多結晶シリコン層の膜
厚を自由に制御することも可能である。その結果、本第
１の実施例で示したように、不純物の押し込みの為のコ
レクタ引出し領域９の酸化やベース領域１１の酸化のプ
ロセスを容易に導入することも可能となる。尚、第２多
結晶シリコン層１９の代りにタングステンシリサイド層
を用いてもよい。この場合はタングステンシリサイド層
をスパッタにより形成できるなめ、工程を少くできる。
第２図（ａ）〜（ｆ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図であり、
本発明をショットキダイオード付ＮＰＮバイポーラトラ
ンジスタに適用した場合である。
るための工程順に示した半導体チップの断面図であり、
本発明をショットキダイオード付ＮＰＮバイポーラトラ
ンジスタに適用した場合である。
まず第２図（ａ＞に示すように、第１の実施例と同様に
、Ｐ型シリコン基板１上に埋込Ｎ＋型領領域Ａと埋込Ｐ
＋型領域３を形成後、Ｎ型９９３２層４をエピタキシャ
ル成長する。さらに第１酸化膜５Ａ、Ｐ型ウェル領域６
．コレクタ引出し領域９．フィールド酸化膜１０及びベ
ース領域１１を形成する。そして加速電圧３０ｋＶ、
ドーズ量５ Ｘ １０１５ｃｍ−２程度のホウ素のイオ
ン注入により、ガードリング領域１７Ｃを形成する。次
に第２図（ｂ）に示すように、厚さ約０．１μｍの酸化
膜の堆積と、エミッタコンタクト部の酸化膜にコンタク
ト孔を形成したのち、全面に厚さ約０．２μｍの第１多
結晶シリコン層１８を堆積し、次で加速電圧７０ｋＶ、
ドーズ量Ｉ Ｘ １０ ”ｃｍ−”のヒ素のイオン注
入を行なう、更に第２図（Ｃ）に示すように、厚さ約０
．３μｍの第２多結晶シリコン層１９の堆積と、加速電
圧７０ｋＶ。
、Ｐ型シリコン基板１上に埋込Ｎ＋型領領域Ａと埋込Ｐ
＋型領域３を形成後、Ｎ型９９３２層４をエピタキシャ
ル成長する。さらに第１酸化膜５Ａ、Ｐ型ウェル領域６
．コレクタ引出し領域９．フィールド酸化膜１０及びベ
ース領域１１を形成する。そして加速電圧３０ｋＶ、
ドーズ量５ Ｘ １０１５ｃｍ−２程度のホウ素のイオ
ン注入により、ガードリング領域１７Ｃを形成する。次
に第２図（ｂ）に示すように、厚さ約０．１μｍの酸化
膜の堆積と、エミッタコンタクト部の酸化膜にコンタク
ト孔を形成したのち、全面に厚さ約０．２μｍの第１多
結晶シリコン層１８を堆積し、次で加速電圧７０ｋＶ、
ドーズ量Ｉ Ｘ １０ ”ｃｍ−”のヒ素のイオン注
入を行なう、更に第２図（Ｃ）に示すように、厚さ約０
．３μｍの第２多結晶シリコン層１９の堆積と、加速電
圧７０ｋＶ。
ドーズ量Ｉ Ｘ １０ ”ｃｍ−”のヒ素のイオン注入
を行う。
を行う。
次に第２図（ｄ）に示すように、９００℃２０分程度の
ドライブインにより、Ｎ＋＋エミッタ領域２０を形成す
る。次で第２多結晶シリコン層１９と第１多結晶シリコ
ン層１８のバターニングを行ない、第１．第２多結晶シ
リコン層からなるエミッタ電極を形成する。次に厚さ約
０．８μｍの絶縁膜２１を堆積後、ショットキダイオー
ドのアノードコンタクト領域２３をウェットエツチング
法により開孔する。さらにエミッタコンタクト部及びコ
レクタコンタクト部をドライエツチング法により開孔す
る。次に第２図（ｅ）に示すように、全面に厚さ３０ｎ
ｍ程度の白金層を堆積後、窒素雰囲気中で５００℃、２
０分の熱処理を行ない、白金シリサイド層２４を形成す
る。そして王水により未反応の白金層を除去する０次に
第２図（ｆ）に示すように、ＴｉＷ層２５を形成後、ア
ルミニウムから成る電極配線２２Ａを形成し、所望の特
性をもつショットキダイオード付ＮＰＮバイポーラトラ
ンジスタが完成する。
ドライブインにより、Ｎ＋＋エミッタ領域２０を形成す
る。次で第２多結晶シリコン層１９と第１多結晶シリコ
ン層１８のバターニングを行ない、第１．第２多結晶シ
リコン層からなるエミッタ電極を形成する。次に厚さ約
０．８μｍの絶縁膜２１を堆積後、ショットキダイオー
ドのアノードコンタクト領域２３をウェットエツチング
法により開孔する。さらにエミッタコンタクト部及びコ
レクタコンタクト部をドライエツチング法により開孔す
る。次に第２図（ｅ）に示すように、全面に厚さ３０ｎ
ｍ程度の白金層を堆積後、窒素雰囲気中で５００℃、２
０分の熱処理を行ない、白金シリサイド層２４を形成す
る。そして王水により未反応の白金層を除去する０次に
第２図（ｆ）に示すように、ＴｉＷ層２５を形成後、ア
ルミニウムから成る電極配線２２Ａを形成し、所望の特
性をもつショットキダイオード付ＮＰＮバイポーラトラ
ンジスタが完成する。
本第２の実施例に於いてはエミッタ領域上の多結晶シリ
コン層が白金シリサイド化により消費されるが、膜厚が
０．５μｍと厚いためエミッターベース接合間のリーク
電流が発生したりｈＦｔ、が著しく低下することはない
。従って容易にショットキバリアダイオードを混載する
ことが可能となる。
コン層が白金シリサイド化により消費されるが、膜厚が
０．５μｍと厚いためエミッターベース接合間のリーク
電流が発生したりｈＦｔ、が著しく低下することはない
。従って容易にショットキバリアダイオードを混載する
ことが可能となる。
以上説明したように本発明は、エミッタ形成用のコンタ
クト孔上に多結晶シリコン層及び導電層からなるエミッ
タ電極を形成することにより、この上に形成した絶縁膜
に電極配線形成用のコンタクト孔をドライエツチングに
より形成する際のオーバーエツチングに対して十分なマ
ージンをもってデバイス設計を行うことができる４とい
う効果がある。しかもバイポーラトランジスタのデバイ
スパラメータを大きく変えることなく導電層の厚さを変
えることが可能であり、コンタクト領域のシリサイド化
といったプロセス変更に対しても容易に対応が可能であ
る。又わずかな工程の追加により上記の効果を得るとが
できるので、本発明の製造方法は、今後のＬＳＩの多機
能化、高性能化に有用である。
クト孔上に多結晶シリコン層及び導電層からなるエミッ
タ電極を形成することにより、この上に形成した絶縁膜
に電極配線形成用のコンタクト孔をドライエツチングに
より形成する際のオーバーエツチングに対して十分なマ
ージンをもってデバイス設計を行うことができる４とい
う効果がある。しかもバイポーラトランジスタのデバイ
スパラメータを大きく変えることなく導電層の厚さを変
えることが可能であり、コンタクト領域のシリサイド化
といったプロセス変更に対しても容易に対応が可能であ
る。又わずかな工程の追加により上記の効果を得るとが
できるので、本発明の製造方法は、今後のＬＳＩの多機
能化、高性能化に有用である。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図、第３図は従来例を
説明するための半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・埋込Ｎ＋型領領域
３・・・埋込Ｐ″型領領域４・・・Ｎ型シリコン層、５
・・・シリコン酸化膜、５Ａ・・・第１酸化膜、６・・
・Ｐ型ウェル領域、７・・・Ｎ型ウェル領域、８Ａ・・
・第１シリコン窒化膜、９・・・コレクタ引出し領域、
１０・・・フィールド酸化膜、１１・・・ベース領域、
１２・・・ゲート電極、１４・・・第１チヤネルドープ
領域、１５・・・ゲート酸化膜、１６・・・ゲート電極
、１７Ａ・・・ソース・ドレイン領域、１７Ｂ・・・グ
ラフトベース領域、１７Ｃ・・・ガードリング領域、１
８・・・第１多結晶シリコン層、１８Ａ・・・多結晶シ
リコン層、１９・・・第２多結晶シリコン層、２０・・
・エミッタ領域、２１・・・絶縁膜、２２，２２Ａ・・
・電極配線、２３・・・アノードコンタクト領域、 ２４・・・白金シリサイ ド 層、 ５・・・ＴｉＷ膜。
明するための半導体チップの断面図、第３図は従来例を
説明するための半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・埋込Ｎ＋型領領域
３・・・埋込Ｐ″型領領域４・・・Ｎ型シリコン層、５
・・・シリコン酸化膜、５Ａ・・・第１酸化膜、６・・
・Ｐ型ウェル領域、７・・・Ｎ型ウェル領域、８Ａ・・
・第１シリコン窒化膜、９・・・コレクタ引出し領域、
１０・・・フィールド酸化膜、１１・・・ベース領域、
１２・・・ゲート電極、１４・・・第１チヤネルドープ
領域、１５・・・ゲート酸化膜、１６・・・ゲート電極
、１７Ａ・・・ソース・ドレイン領域、１７Ｂ・・・グ
ラフトベース領域、１７Ｃ・・・ガードリング領域、１
８・・・第１多結晶シリコン層、１８Ａ・・・多結晶シ
リコン層、１９・・・第２多結晶シリコン層、２０・・
・エミッタ領域、２１・・・絶縁膜、２２，２２Ａ・・
・電極配線、２３・・・アノードコンタクト領域、 ２４・・・白金シリサイ ド 層、 ５・・・ＴｉＷ膜。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にベース領域を形成する工程と、この
ベース領域上に絶縁膜を形成したのちパターニングしコ
ンタクト孔を形成する工程と、このコンタクト孔を含む
全面に不純物を含む多結晶シリコン層と導電層を順次形
成する工程と、前記多結晶シリコン層の不純物を熱拡散
させ前記コンタクト孔下の前記ベース領域にエミッタ領
域を形成する工程と、エミッタ領域形成後前記導電層と
多結晶シリコン層とをパターニングしエミッタ電極を形
成する工程とを含むことを特徴とするバイポーラトラン
ジスタの製造方法。 ２、導電層は不純物を含む多結晶シリコン層または金属
シリサイド層である請求項１記載のバイポーラトランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25055290A JPH04129229A (ja) | 1990-09-20 | 1990-09-20 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25055290A JPH04129229A (ja) | 1990-09-20 | 1990-09-20 | バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129229A true JPH04129229A (ja) | 1992-04-30 |
Family
ID=17209613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25055290A Pending JPH04129229A (ja) | 1990-09-20 | 1990-09-20 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129229A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204763A (ja) * | 1987-02-20 | 1988-08-24 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-09-20 JP JP25055290A patent/JPH04129229A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204763A (ja) * | 1987-02-20 | 1988-08-24 | Nec Corp | 半導体装置の製造方法 |
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