JP2001102462A - ショットキ・ダイオード及び関連構造の製造方法 - Google Patents

ショットキ・ダイオード及び関連構造の製造方法

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Abstract

(57)【要約】 【課題】 比較的低いターンオン・スレショルドと比較
的低い漏れ電流特性とを有する改良されたショットキ・
ダイオード構造をコストを上昇させずに提供すること。 【解決手段】 表面アノードとエピタキシャル層の内部
のカソード部との間にあるバリア修正層（２０）を、ダ
イオード接合シリサイドがＴｉを用いて形成されている
かＰｔを用いて形成されているかに応じて、ショットキ
・ダイオードのスレショルド・ターンオン電位を低下又
は上昇させるように設計する。また、このバリア修正層
を、ダイオード接合を形成するのにＴｉを用いているか
Ｐｔを用いているかに応じて、ショットキ・ダイオード
構造の逆漏れ電流が減少又は増加するように設計する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
製造方法に関する。特に、本発明は、バイポーラ、金属
酸化膜半導体（ＭＯＳ）及びバイポーラ相補的ＭＯＳ
（ＢｉＣＭＯＳ）構造の製造に関連するステップに関す
る。更に詳しくは、本発明は、選択可能な特性のショッ
トキ・ダイオードを既存の製造ステップを修正せずに形
成することを含むような、ＢｉＣＭＯＳ構造の製造の側
面に関する。本発明は、改善されたショットキ・ダイオ
ード構造を製造する「コストなし」の方法である。
【０００２】
【従来の技術】高速化を実現しながら消費電力が減少す
る半導体デバイスを作る努力がなされているが、半導体
産業の目的の１つは、更に小型の集積回路（ＩＣ）デバ
イスを製造することである。これは、必要とする電源電
圧がより低いようなＩＣデバイスを作ることへの関心と
関係がある。というのは、デバイスの電源電圧が公称
５．０ボルトから公称３．３ボルトに、そして更には、
公称２．０ボルト以下にまで変化しているからである。
その目的を実現するために、ＩＣデバイスの製造に関係
する各ステップは、ますます困難で複雑なものになりつ
つある。各ステップが複雑で困難なものになることによ
り、生産性が著しく低下する可能性があるし、製造コス
トの上昇や、歩留まりの低下も生じうる。従って、この
分野における不変の目標は、製造ステップと、それに付
随する時間及びエラーを最小化することである。
【０００３】半導体製造の全領域において改善が求めら
れてはいるが、特に、高度なプロセスにおいてそういえ
る。例えば、高度なＢｉＣＭＯＳデバイスの分野では、
バイポーラ・デバイスとＭＯＳデバイスとの形成に関連
するステップの統合が、製造工程の調整をかなり必要と
するようなタイプの困難を生じさせている。高度なＢｉ
ＣＭＯＳプロセスのために、マスキング、イオン注入、
膜形成、エッチングなどが更に追加されることにより、
原材料費、設備費及び直接間接の人件費などが上昇す
る。
【０００４】電源電位が低下するにつれて、順方向のタ
ーンオン電位（Ｖｆ）がより低く逆方向のバイアス漏れ
電流（ｌｒ）が比較的少ないＰＮダイオードなどのＰＮ
接合デバイスに対する必要性が上昇する。この点に関し
ては、既存のＰＮ接合デバイスは、ほとんどが、例えば
公称電位が３．３ボルト以下である電圧源によって給電
されるシステムにおいては、それ以外の場合には受け入
れられないＶｆ及びＩｒ値を有している。特に、そのよ
うな接合構造は、ほとんどが、約１．０μＡ／μｍ2の
順方向電流（ｌｆ）に対して約０．７５ボルトのＶｆを
有する。このターンオン電位は、論理ハイ及び論理ロー
のレベルの間のスイングが高電位パワー・レールの電位
が低くなると減少する際に、ほとんど差（leeway）を生
じない。更に注意すべきことは、電力の使用可能性が減
少するにつれて、ほとんどのＰＮ接合ダイオードの重要
性にもかかわらず、逆方向の漏れ電流のために電力消費
が生じることである。
【０００５】金属及びシリコンのインターフェースの接
合部に形成されるショットキ・ダイオードは、標準的な
ＰＮダイオードのターンオン電圧の制限に対する解決策
を提供することができる。ＢｉＣＭＯＳ製造プロセスで
は、ショットキ・ダイオードは、チタンやプラチナなど
の金属を選択された濃度の不純物（ドーパント）を用い
てドープされている領域の上に積層することによって、
半導体ウエハの能動領域の表面に形成される。金属とシ
リコンとは、熱アニーリング条件の下で能動領域の表面
において反応し、金属シリサイド層を形成する。ほとん
どの場合に、ショットキ・ダイオードは、カソードを形
成するＮ形の不純物で構成される下側層を用いて作られ
る。もちろん、Ｐ形の不純物を用いてショットキ・ダイ
オードのカソード領域を形成することも可能である。い
ずれの場合にも、例えば、ＣＭＯＳ構造のソース及びド
レイン領域よりもいくらか低い濃度の不純物を用いてカ
ソード領域を提供し、適切な抵抗値及びキャパシタンス
特性を提供することが好ましい。
【０００６】これまでに判明していることであるが、上
述した２つの金属では、チタンを用いてチタン・シリサ
イド（ＴｉＳｉ２）のアノードを形成すると、ｌｆ＝
１．０μＡ／μｍ2のときにＶｆがほぼ０．２８ボルト
に等しくなるようなショットキ・ダイオードが得られ
る。しかし、そのｌｒは約８０ｐＡ／μｍ2であって、
この値は、低い方の電位供給レールに対しては高すぎる
と考えられる。これに対して、プラチナ・シリサイド
（ＰｔＳｉ）のアノードでは、ｌｒは約０．００４ｐＡ
／μｍ2に過ぎず、ｌｆ＝１．０μＡ／μｍ2の場合には
Ｖｆは約０．６０ボルトであり、これは、高すぎて承認
できない値である。従って、ＴｉＳｉ２ベースのショッ
トキ・ダイオードを実質的に同じＶｆを有しながらより
低いｌｒを有するように調整するか、ＰｔＳｉベースの
ショットキ・ダイオードを実質的に同じｌｒを有しなが
らより低いＶｆを有するように調整するかが望ましい。
【０００７】これまでに、シリサイド化されたアノード
を含むショットキ・ダイオードの特性を改善する手段と
して、いくつかの技術が提案されてきている。これらの
技術は、ある程度であるが、Roche他による米国特許第
４，３１０，３６２号とRobinson他による米国特許第
５，１５０，１７７号に記載されている。Roche特許に
は、表面注入を用いて電気的性能を変化させることがで
きることが示されている。Robinson特許には、基板とし
てエピタキシャル層を用い、更にそれに対して追加的な
ドーピングをすることによってショットキ・ダイオード
のＶｆを変化させることができることが示されている。
しかし、いずれの米国特許にも、低い方の電位供給レー
ルに対する傾向が継続しながら、Ｖｆ及びｌｒの両方に
関する問題点を解決することは記載されていない。重要
な点は、これらは、適切なショットキ・ダイオード構造
を製造するための「コストを要しない」（no cost）解
決方法ではないことである。特にRobinson特許の場合に
は、より低いターンオン値を有するショットキ・ダイオ
ードを作るために、追加的なプロセス・ステップ及び修
正を必要とする。従って、一般的には、これらの問題点
を解決するために他の方法も考慮されることはあるだろ
うが、実質的に既存の製造ステップの枠内でこれらの問
題点を解決し、追加的なコストを生じさせることなく適
切な構造を製造できるプロセスを提供することが重要で
ある。
【０００８】相互に結合又は分離するように設計された
所望の導電及び非導電領域を形成するには、多くの製造
ステップが要求されることは周知である。ショットキ・
ダイオードを含む半導体デバイスを完成させるための適
切な製造プロセスの数は様々であるが、ＢｉＣＭＯＳの
場合の主な２０のプロセスを次に掲げ、簡単な説明を付
した。これらのステップはマスク番号によって識別され
るものとする。 マスク番号 マスク機能 １．０ Ｎ＋埋め込み層マスク ２．０ Ｐ＋埋め込み層マスク ３．０ 複合（composite）マスク ４．０ シンク注入マスク ５．０ チャネル・ストップ及びＰウェル・マスク ６．０ Ｐ形アンチ・パンチ・スルー及びスレショルド調整マスク ７．０ Ｐ形アンチ・パンチ・スルー及びスレショルド調整マスク ８．０ ベース定義マスク ９．０ Ｎ＋ポリシリコン除外マスク １０．０ 多結晶シリコン・ゲート定義マスク １１．０ Ｎ形ＬＤＤマスク １２．０ Ｐ形ＬＤＤマスク １３．０ Ｐ＋ソース／ドレイン定義マスク（ＰＭＯＳ） １４．０ Ｎ＋ソース／ドレイン定義マスク（ＮＭＯＳ） １５．０ サリサイド・オキサイド・マスク １６．０ 接点定義マスク １７．０ 金属１（Ｍ１）定義マスク １８．０ バイア定義マスク １９．０ 金属２（Ｍ２）定義マスク ２０．０ ボンド・パッド定義マスク もちろん、上述のステップは、それぞれが、数は異なる
が、複数のサブステップを含んでいる。半導体ウエハ上
の集積回路を完成させるには多くのステップや段階が関
係するのであるが、上述のマスク段階は、本発明に直接
に適用されるものだけが挙げられている。
【０００９】最初に、アライメント・キーがウエハにお
いて確立され、それ以降のすべてのステップが整列（ア
ライメント）される。次に、例えば、ＮＰＮバイポーラ
・トランジスタを含むＢｉＣＭＯＳデバイスの場合に
は、埋め込みコレクタ層が上述の半導体材料から成る基
板上に作られる。この特定のタイプのバイポーラ・トラ
ンジスタについては、Ｐ形半導体材料の基板が用いられ
る。これは、注入などにより比較的低速で拡散するＮ形
原子のＮ濃度を導入し、基板におけるそれ以降の逆拡散
（retrograde diffusion）のための下側層を形成するこ
とによって達成される。同時に、第２の埋め込みＮ形層
が基板におけるＮウェルとして形成され、ＢｉＣＭＯＳ
のＰＭＯＳトランジスタとなる領域の下側に位置する。
同様に、Ｐ形不純物の埋め込み層が基板のその領域に形
成され、ＢｉＣＭＯＳのＮＭＯＳトランジスタとなる領
域の下側に位置する。このＰ形埋め込み層は、２つのＮ
形埋め込み層の間に形成され、それらを相互に電気的に
分離する。更に、Ｐ形の原子が先に導入された埋め込み
Ｎ形層に隣接する領域に導かれ、隣接する能動領域を分
離するチャネル・ストップを形成する。
【００１０】次に、Ｎ−濃度の単結晶Ｎ形半導体材料と
いう形態のエピタキシャル層が埋め込み層の上に形成さ
れる。これは、シラン・ガスを用いてシリコンを含む流
体を熱プロセスで導入しそれによって元の基板の表面上
にシリコン成長を生じさせることによって、達成され
る。しかし、基板と同じ導電性を有するエピタキシャル
層を提供するのではなく、導電性の要素が、熱段階の間
にシリコンを含む流体と共に導かれる。この導電性の要
素は、リン、ホウ素、ヒ素、アンチモニなどを含む（こ
れらに限定はされない）元素状態の不純物（elemental
dopant）である。シランと共に導入される不純物材料の
量は、プロセスごとに異なることがありうる。しかし、
これは、定常状態のフロー状態を含む一般的に化学的蒸
着法（ＣＶＤ）を用いて導入され、当初は一様なエピタ
キシャル層の導電性を有するように設計されたものが形
成される。
【００１１】エピタキシャル層は、所望の厚さまで成長
し、デバイスの様々な領域を製造するのに用いられる残
りのステップの基礎が形成される。エピタキシャル層の
形成を含む集積回路製造技術では、通常、十分な導電性
要素が導入され、エピタキシャル層における不純物レベ
ルは、約１−３ｘ１０15原子／ｃｃから約１−３ｘ１０
16原子／ｃｃのオーダーを有する。
【００１２】バイポーラ・トランジスタを形成するの
に、他の集積ステップも用いられる。特に、比較的高速
に拡散するＮ形の原子のコレクタ・シンクが、それ以降
のコレクタの形成に用いられる埋め込みＮ層の部分の上
側のエピタキシャル層に導かれる。このコレクタ・シン
クは、Ｎ形の原子をエピタキシャル表面に配置する、あ
るいはより一般的には、これらの原子を表面の中に注入
することによって作られる。次のアニーリングによっ
て、これらの原子はエピタキシャル層の内部に導かれ、
その領域において埋め込み層と共に所望の不純物プロフ
ァイルが何らかの態様で形成される。埋め込み層とシン
クとの組合せによって、バイポーラ・トランジスタのコ
レクタが得られる。もちろん、ＰＮＰバイポーラ・トラ
ンジスタについても、同様の手順によって、Ｐ形の材料
を用いて埋め込み層とコレクタ・シンクとを形成するこ
とができる。
【００１３】このようなＢｉＣＭＯＳプロセスでは、Ｍ
ＯＳトランジスタ構造の形成には、導電性ウェルと、Ｎ
ＭＯＳ及びＰＭＯＳトランジスタ構造のゲート、ソース
及びドレイン成分との形成が必要である。更に、バイポ
ーラ・トランジスタ構造の形成には、ベース、エミッタ
及びコレクタ成分の形成も必要である。ＭＯＳ構造につ
いては、ＰウェルがＰ形材料の埋め込み層の上に形成さ
れ、Ｐウェル及びチャネル・ストップ・マスクの注入と
熱プロセスとのステップの間にエピタキシャル層の表面
に向かって拡散することが許容される。注意すべきこと
は、ＰＭＯＳトランジスタの領域におけるエピタキシャ
ル層はその構造に対するＮウェルとして作用するという
ことである。
【００１４】次に、分離酸化物層が、通常のマスク、エ
ッチング及び形成シーケンスによってＭＯＳトランジス
タ構造の周囲に形成され、それらの構造を隣接する構造
から分離する。フィールド酸化物領域が、フィールド酸
化物領域定義マスクを用いて分離領域の上に形成され、
隣接構造を更に分離する。同時にそしてＰウェルと同じ
原子タイプから形成されるチャネル・ストップ領域は、
Ｎウェル及びＰウェルの両方の周囲にある分離酸化物領
域の下側に位置する。チャネル・ストップは、ウェル
を、隣接する構造によって生じる寄生ＭＯＳ効果から分
離する。
【００１５】更にこの例示的なＢｉＣＭＯＳプロセスに
ついての概略的な説明を継続するが、ＭＯＳトランジス
タ構造の形成には、ＮＭＯＳ及びＰＭＯＳトランジスタ
構造のゲート、ソース及びドレイン成分の形成が必要で
ある。更に、バイポーラ・トランジスタ構造の形成に
は、ベース、エミッタ及びコレクタ成分の形成も必要で
ある。ＭＯＳ構造については、ゲートは、公知のマス
ク、エッチング及び積層シーケンスを用いて半導体材料
の多結晶層で形成される。この「多結晶層」は、それぞ
れのウェルの表面上に形成されるが、下側にあるゲート
酸化物層によってウェル表面から分離される。ＢｉＣＭ
ＯＳプロセスでは、ポリシリコン層が、ＭＯＳトランジ
スタの多結晶シリコン・ゲートとバイポーラ・トランジ
スタのポリシリコン・エミッタとを適切な後続の注入の
際に形成するのに用いられる。ゲート酸化物層は、誘電
体として作用し、特定のＭＯＳトランジスタ構造をソー
ス及びドレインとそれらの間に存在するチャネルとから
絶縁する。このゲート酸化物層の一体性は、集積された
製造プロセスを通じて維持されなければならず、確実な
トランジスタの動作を保証する。
【００１６】いずれの品質も低下させることなく２つの
タイプのトランジスタの異なる特性を与えるために、ポ
リシリコン層を２つの別個のステップを用いて作成する
のが適切であるとこれまでにわかっている。この「分離
ポリシリコン」ステップは、ブランケット積層の際にゲ
ート酸化物層の上に多結晶シリコンの比較的薄い層を導
くことを含む。それ以降の処理ステップを用いて、ＰＭ
ＯＳ及びＮＭＯＳスレショルド電圧の生成とアンチ・パ
ンチスルー保護とのために、チャネル領域の第１の多結
晶シリコン層の下にドーピングが行われる。バイポーラ
側では、Ｐ＋濃度の比較的低速に拡散するＰ形の原子
が、第１の多結晶シリコン層を通じてエピタキシャル層
の表面の中に注入されるが、その際に、コレクタ・シン
ク及びＣＭＯＳ能動領域は、フォトレジストによって保
護される。
【００１７】ポリ・ゲートが形成された後で、密封用酸
化物がゲートの表面とＭＯＳウェルの能動領域とに形成
される。この熱成長する密封用酸化物によって、ゲート
とＣＭＯＳウェルとが、上述した少量のドーピングがな
されたドレイン（lightly-doped drain = LDD）を形成
するのに用いられる後続の注入ステップの間に保護され
る。特に、Ｎ濃度の比較的高速で拡散するＮ形原子（Ｎ
形ＬＤＤ）がＰウェルの表面に浅く注入され、Ｐ濃度の
比較的高速で拡散するＰ形原子（Ｐ形ＬＤＤ）がＮウェ
ルの表面に浅く注入される。これらの初期の注入は、ソ
ース及びドレイン領域の最終的な寸法を僅かに超えるま
で伸長するように設計されており、結果的に、０．４な
いし０．６ミクロンの範囲の効果的なゲート・チャネル
の長さを生じる。うまく定義されたソース及びドレイン
領域の形成を開始させることに加えて、浅いＬＤＤは、
ソース又はドレインからチャネル領域への漸進的な変化
を提供し、それによって、ホット・エレクトロン効果を
減少させる。もちろん、今日製造されているはるかに小
型の構造の場合には、ホット・エレクトロン効果を減少
させるＬＤＤの重要性は大きくなる。ＬＤＤ領域は、特
定のソース及びドレイン領域よりもドーピングされてい
る程度は低いが、能動領域に直接隣接する絶縁酸化物領
域と比較すると、ドーピングされている程度は高い。製
造プロセスの中のこの部分こそが、本発明によるショッ
トキ・ダイオード構造の製造に関係している。
【００１８】より浅い従って高速のデバイスと、適切な
サイズのソース及びドレイン領域とを製造するために
は、スペーサ酸化物が、将来のソース及びドレイン領域
とポリ・ゲートとの上に、約２０００Åの厚さまで積層
される。次に、このスペーサ酸化物はエッチングされ、
シリサイド除去ステップの間に、デバイスの能動領域の
ほとんどすべてを露出させる。スペーサ酸化物のエッチ
ングによって、ゲートの頂部とそれに続くソース及びド
レイン領域とが、次のイオン注入と金属積層とのため
に、露出される。Ｎウェルの表面におけるＰ+濃度の比
較的低速で拡散するＰ形の原子と、Ｎ+濃度の比較的低
速で拡散するＮ形の原子とが、Ｐウェルの表面に導かれ
る。この際には、従来型のマスク、エッチング及び注入
シーケンスが用いられて、ＰＭＯＳ及びＮＭＯＳトラン
ジスタ構造のソース及びドレイン領域がそれぞれ画定さ
れる。
【００１９】ソース及びドレイン領域が注入された後に
は、能動領域のシリコン・ベースの層と金属接点（コン
タクト）との間の滑らかな変化を提供するシリサイド層
の形成との関係で上述した金属及びシリコンの組合せに
よって、予備的な導電層が定義される。例示的なＢｉＣ
ＭＯＳ製造プロセスのこの側面は、本発明にも関係す
る。いずれにしても、全体的な処理方式において、金属
接点である従来型のボンド・パッドが形成され、トラン
ジスタを入力／出力ノードを介して外部の回路に結合さ
せる。
【００２０】このプロセスのバイポーラ的な側面につい
ては、既に述べたように、エミッタ領域が、次に、ブラ
ンケット・ポリシリコン・ゲート・シーケンスの間にベ
ース領域の上に形成される。ＰＭＯＳ構造のソース及び
ドレイン領域が形成される間に、外部的なベース領域
が、エピタキシャル層の表面上に位置するポリ・エミッ
タを囲む内部的なベース領域の上に確立される。残りの
ステップには、絶縁及び金属接点領域の最終的な形成が
含まれる。
【００２１】ここで簡単に述べたものと類似する高性能
のＢｉＣＭＯＳプロセスに対しては、様々な電気的な効
果のために、シリサイドが用いられるのが典型的であ
る。このシリサイドは、ショットキ・ダイオードを形成
するのにも用いることができる。しかし、（ＰＭＯＳ及
びバイポーラ・デバイスに対する）寄生容量を低く維持
するために、Ｎウェルは、一般論として、比較的低いド
ーピング濃度でドーピングを行うのが好ましい。この比
較的低い濃度というのは、シリサイドとの関連でショッ
トキ・ダイオードの基板として用いられる場合には、最
適なカソードのドーピングを提供することがない程度の
濃度である。これは、電源電圧がスケール・ダウンされ
るときには、特にそうであるといえる。従って、必要で
あるのは、比較的低いターンオン・スレショルドと比較
的低い漏れ電流特性とを有する改良されたショットキ・
ダイオード構造である。同様に必要であるのは、そのよ
うな改良されたショットキ・ダイオード構造の形成を可
能にする改良された製造シーケンスである。更に、必要
であるのは、既存のシーケンスへの修正をほとんど含ま
ず、従って、そのような改良された構造を形成するプロ
セスのために追加的なコストが生じないような、改良さ
れた製造シーケンスである。
【００２２】
【発明が解決しようとする課題】本発明の目的は、比較
的低いターンオン・スレショルドと比較的低い漏れ電流
特性とを有する改良されたショットキ・ダイオード構造
が結果的に形成されるような改良された製造プロセスと
それに関連する構造とを提供することである。更に、本
発明のやはり主な目的として、既存のシーケンスにほと
んど又は全く修正を加えず、従って、そのような改良さ
れた構造を形成するプロセスのためにほとんどコストを
追加することがないような、改良された製造シーケンス
を提供することがある。
【００２３】
【課題を解決するための手段】これらの及びそれ以外の
目的は、本発明においては、新規なショットキ・ダイオ
ード構造を作成する新規な製造プロセスを通じて達成さ
れる。本発明によるショットキ・ダイオード構造は、表
面アノードとエピタキシャル層の内部のカソード部との
間にバリア修正層を含んでいる。このバリア修正層は、
ダイオード接合シリサイドがＴｉを用いて形成されてい
るかＰｔを用いて形成されているかに応じて、ショット
キ・ダイオードのスレショルド・ターンオン電位を低下
又は上昇させるように設計されている。このバリア修正
層は、また、ダイオード接合を形成するのにＴｉを用い
ているかＰｔを用いているかに応じて、ショットキ・ダ
イオード構造の逆漏れ電流が減少又は増加するように設
計されている。バリア修正層の特性は、このダイオード
の基本的な電気的特性を決定するために、希望に応じて
調整することができる。
【００２４】製造プロセスは、複数の既存のステップを
相互に組み合わせることを含むが、既存の１又は複数の
マスクを修正して、ショットキ・ダイオードの電気的特
性を変化させている。第１に、エピタキシャル層を用い
て、ダイオードのカソードを確立する。通常は、次のス
テップは、一般的にはチタン又はプラチナである金属を
エピタキシャル層の表面に与えて、ダイオードのカソー
ドを確立するステップである。次に、後続の金属接点層
が設けられてダイオードの接点手段を提供し、それによ
って、従来技術によるショットキ・ダイオードが形成さ
れる。本発明では、以上のシーケンスを修正して、金属
を適用する前に、追加的なドーパントをエピタキシャル
層の表面に導くことを含むのである。特に、Ｔｉベース
のシリサイドでは、Ｐ形のドーパントがＮ形のエピタキ
シャル層に導かれて、ダイオードのバリアの高さを高く
するように設計されたドーパント表面層であるバリア修
正層が形成される。すなわち、ダイオードをターンオン
させるのに要求させるスレショルド電位が上昇する。注
意すべきことは、導かれたドーパントの濃度は、何らか
の定義された値、例えば、Ｉｆ＝１．０μＡ／μｍ2で
ある場合に約０．６ボルトを超える程度までスレショル
ドを上昇させてはならないことに注意しなければならな
い。同時に、Ｐ形のドーパントは、逆漏れ電流を阻止す
ることに関連するバリアを上昇させ、従って、好ましく
は、ダイオードの逆漏れ電流特性を低下させる。もちろ
ん、エピタキシャル層がＰ形である場合には、Ｔｉベー
スのシリサイドに対するドーパントのタイプは、Ｎ形で
ある。
【００２５】これとは異なり、シリサイドがＰｔベース
である場合には、Ｎ形のドーパントがＮ形のエピタキシ
ャル層に導かれて、ダイオードのバリアの高さを低くす
るように設計されたドーパント表面層であるバリア修正
層が形成される。すなわち、ダイオードをターンオンさ
せるのに要求させるスレショルド電位が低下する。これ
は、望ましい結果である。同時に、Ｎ形のドーパント
は、逆漏れ電流を阻止することに関連するバリアを低下
させ、従って、好ましくは、ダイオードの逆漏れ電流特
性を上昇させる。注意すべきことは、この場合には、ド
ーパントの濃度は、何らかの定義された値、例えば、約
２．０ｐＡ／μｍ2を超える程度までスレショルドを上
昇させてはならないことに注意しなければならない。も
ちろん、エピタキシャル層がＰ形である場合には、Ｔｉ
ベースのシリサイドに対するドーパントのタイプは、Ｐ
形である。
【００２６】本発明の好適実施例では、本発明による新
規なショットキ・ダイオード構造のドーパント表面層
は、ＬＤＤ注入ステップのいずれか一方又は両方の間に
形成される。例えば、Ｔｉベースのシリサイド・アノー
ドとＮ形のエピタキシャル・カソードとを有するショッ
トキ・ダイオードについては、上述した標準的なプロセ
スのＰ形ＬＤＤ注入マスクを修正することにより、Ｐ形
ＬＤＤドーパントがエピタキシャル層のダイオードが形
成されるべき位置に導かれることが可能になる。同様
に、Ｐｔベースのシリサイド・アノードとＮ形のエピタ
キシャル・カソードとを有するショットキ・ダイオード
については、上述した標準的なプロセスのＮ形ＬＤＤ注
入マスクを修正することにより、Ｎ形ＬＤＤドーパント
がエピタキシャル層のダイオードが形成されるべき位置
に導かれることが可能になる。また、エピタキシャル層
がＰ形であれば、そこに導かれるべき特定のドーパント
のタイプは、逆になる。
【００２７】本発明によるショットキ・ダイオード構造
の形成には、従来技術の説明において述べたような集積
されたＢｉＣＭＯＳプロセスが含まれうることに注意す
べきである。また、このプロセスの主なステップはＭＯ
Ｓ構造に関するものであるから、本発明によるショット
キ・ダイオードは、ＣＭＯＳのみのシーケンスの一部と
して形成されうる。もちろん、本発明による新規な製造
シーケンスのコスト効率性は、既知の製造シーケンスの
既存のステップを用いている点に起因する。従って、そ
のような既存の集積化されたシーケンスを若干修正して
用いることによって、ターンオン・スレショルド及び逆
漏れ電流特性が改善されているいずれかのタイプのショ
ットキ・ダイオードを製造することが好ましい。本発明
の以上の及びこれ以外の効果は、以下の詳細な説明と、
冒頭の特許請求の範囲と、添付の図面とを検討すること
によって明らかになるはずである。
【００２８】
【発明の実施の形態】本発明により実質的にコストなし
で複数のタイプの改良されたショットキ・ダイオード構
造を製造する方法を、図１ないし図７に示されている一
連のキーとなる製造ステップとの関係で説明する。１又
は複数のショットキ・ダイオードを形成するのに用いら
れる製造プロセスは、新たなステップを全く追加するこ
となく、既に述べたＢｉＣＭＯＳ又はＣＭＯＳの製造ス
テップの中に統合することが可能であり、また、統合す
ることが好ましい。新たな構造と関連するマスクの修正
とが、図４ないし図７に示されている。例示的なＢｉＣ
ＭＯＳトランジスタ構造のマスク・シーケンスの全体
は、修正すべき点と共に「課題を解決すべき手段」とし
て概略を既に述べたシーケンスである。もちろん、他の
製造ステップを用いることも可能である。ただし、バリ
ア修正層が、金属シリサイドのアノードとドーピングさ
れたカソード層との間に、ショットキ・ダイオードの一
部を形成することが条件である。本発明ではＮ形のショ
ットキ・ダイオードと関連のＮ形エピタキシャル層との
形成に焦点が当てられているが、既存の製造ステップに
おける類似の調整を用いて改良されたＰ形ショットキ・
ダイオードを形成することができることを理解すべきで
ある。
【００２９】本発明による特別のエピタキシャル層を含
む構造を形成するのに用いられる新規な製造シーケンス
の前に、Ｐ形半導体材料の基板１０が、能動デバイスを
形成する基礎又は基本的な基板として用いられる。図１
に示されているように、ＰＭＯＳトランジスタに対する
Ｎ形領域１１と、ＮＰＮバイポーラ・トランジスタに対
する埋め込みコレクタ層１２とが、Ｎ＋濃度のＮ形ドー
パントを従来の１．０マスクを用いて注入することによ
って形成される。図２に示されているように、ＮＭＯＳ
トランジスタに対するレトログレード（retrograde）Ｐ
ウェル領域１３が、Ｐ＋濃度のＰ形ドーパントを従来の
２．０マスクを用いて注入することによって、基板１０
に形成される。チャネル・ストップ領域１４は、Ｐウェ
ル領域１３が形成されるのと同時に形成される。チャネ
ル・ストップ領域１４は、隣接する能動構造を絶縁する
ように設計される。
【００３０】次に、図３に図解されているように、Ｎ-
シリコンの単結晶エピタキシャル層１５が、積層ステッ
プの間に、ドーパント材料を用いて、ブランケット・エ
ピタキシャル層のすべての表面上に一様に積層される。
これは、従来型の製造装置を用いて、基板１０が収納さ
れている製造チャンバの中へ、或る温度で、シリコン材
料が基板１０の表面上にエピタキシャルな態様で積層さ
れるように、シラン・ガスを導くことによって達成され
る。本発明の場合には、リンが好適なドーパントであ
る。
【００３１】本発明による改良されたショットキ・ダイ
オード構造の形成に関連するプロセスの詳細な説明を続
けるが、従来の構造の標準的な領域が図４Ａ以下の図面
に示されている。絶縁酸化物領域１６が、チャネル・ス
トップ領域１４の上の能動構造の周囲であってエピタキ
シャル層１５の表面に隣接して確立される。すなわち、
絶縁酸化物領域１６は拡散して、チャネル・ストップ領
域１４に到達し、その位置にあるすべての潜在的なチャ
ネルをピンチする。酸化プロセスによって、領域１１−
１３の上方向の拡散が生じる。更に、Ｎ＋濃度の比較的
高速で拡散するＮ形の原子からなるコレクタ・シンク領
域１７が埋め込まれたコレクタ層１２の一部の上にある
エピタキシャル層１５に形成され、その後、上向きの拡
散が生じる。コレクタ・シンク領域１７は、ＮＰＮトラ
ンジスタのコレクタへの電気的経路の基礎を形成する。
Ｐ濃度の比較的高速で拡散するＰ形の原子の注入が、Ｐ
ウェル領域１３の上のエピタキシャル層１５において形
成され、ＮＭＯＳトランジスタのＰチャネル１８を形成
するのに用いられる。更に、能動構造のフレームを形成
するフィールド酸化物領域１９が、これ以降の酸化ステ
ップの間に、エピタキシャル層１５の表面のうまく画定
された場所に形成される。フィールド酸化物領域１９
は、絶縁酸化物領域１６の厚さに約１００ｎｍを追加す
るのであるが、隣接する能動デバイスを相互に絶縁す
る。
【００３２】更に図４Ａを参照すると、Ｎ形エピタキシ
ャル層に対する本発明の第１の代替的な実施例では、金
属シリサイド・アノードのこれ以降の形成において用い
られる金属はプラチナであるが、Ｎ形のＬＤＤマスク
が、比較的高速で拡散するリン原子を導くために、第１
のバリア層開口２０を含むように修正される。特に、修
正されたＮ形のＬＤＤフォトレジスト・マスクによって
マスクされていないエピタキシャル層１５の部分に、ド
ーパントが、Ｎ濃度まで注入される。Ｎ形のＬＤＤリン
の注入は、好ましくは、６０ＫｅＶにおいて、１．３Ｘ
１０13イオン／ｃｍ2のレベルで行われる。これらのパ
ラメータを変動させて、第１の表面のＮ形ＬＤＤ層２１
におけるドーピング・レベルを調整し、その後で、形成
される新規なショットキ・ダイオードのスレショルド・
ターンオン電位と逆漏れ電流とを変化させることができ
る。この場合に、エピタキシャル層１５によって確立さ
れたＮ形ショットキ・カソードとＰｔシリサイドとのた
めに、Ｎ形ＬＤＤ注入のために、ターンオン・スレショ
ルドは低下し、逆漏れ電流は増加する。Ｔｉがシリサイ
ドにおいて用いられる場合には、同じ変化が生じるが、
Ｔｉの場合の好適な目的は、逆漏れ電流を減少させるこ
とである。
【００３３】この注入は、通常、２つの角度で行われ
る。すなわち、ウエハ表面に対して垂直方向から約＋７
度の角度と、同じ垂直方向から約−７度の角度とであっ
て、これは、ＣＭＯＳトランジスタ構造のゲート領域に
伴うシャドウ効果（shadowingeffects）を最小化するた
めである。このような角度設定は、本発明においては、
既存のプロセスに不要な変化を生じさせコストを上昇さ
せることを回避するために行われている。しかし、表面
のＮ形ＬＤＤ層２１を形成する直接的な注入が同じ目的
を達成することは理解すべきである。
【００３４】図４Ｂは、Ｐ形のエピタキシャル層に対す
る本発明の第２の代替的な実施例を図解している。ここ
で、金属シリサイド・アノードのこれ以降の形成に用い
られる金属はチタンであり、Ｎ形ＬＤＤマスクは、比較
的高速で拡散するリン原子を導くために、第２のバリア
層開口２２を含むように修正される。この場合には、Ｐ
形のエピタキシャル層は、本質的には、Ｐチャネル１８
によって提供される。従って、この場合には、修正され
たＮ形のＬＤＤフォトレジスト・マスクによってマスク
されていないＰチャネル１８の部分に、ドーパントが、
Ｎ濃度まで注入される。Ｎ形ＬＤＤリンの注入は、図４
Ａを参照しながら説明したシーケンスにおいて述べたの
と同じ態様で行われて、第２の表面Ｎ形ＬＤＤ層２３が
形成される。Ｐ形カソード上のＴｉベースのシリサイド
に対しては、この構成は、形成される新規なショットキ
・ダイオードのスレショルド・ターンオン電位を上昇さ
せ、逆漏れ電流を減少させるように作用する。もちろ
ん、Ｐｔベースのシリサイドについても、同じことが生
じる。
【００３５】図５Ａは、Ｐ形ＬＤＤの注入が用いられ、
用いられるカソードのタイプとシリサイド層とに依存し
てショットキ・ダイオードの特性が調整される場合につ
いての、本発明の第３の代替的な実施例が図解されてい
る。カソードがＰチャネル１８において実現されている
ようにＰ形であり、金属シリサイド・アノードのこれ以
降の形成において用いられる金属はプラチナである場合
には、Ｐ形のＬＤＤマスクが、比較的高速で拡散するホ
ウ素原子を導くために、第３のバリア層開口２４を含む
ように修正される。特に、修正されたＰ形のＬＤＤフォ
トレジスト・マスクによってマスクされていないＰチャ
ネル１８の部分に、ドーパントが、Ｐ濃度まで注入され
る。Ｐ形のＬＤＤの注入は、好ましくは、６０ＫｅＶに
おいて、１．３Ｘ１０13イオン／ｃｍ2のレベルで直接
に行われる。これらのパラメータを変動させて、第３の
表面のＰ形ＬＤＤ層２５におけるドーピング・レベルを
調整し、その後で、形成される新規なショットキ・ダイ
オードのスレショルド・ターンオン電位と逆漏れ電流と
を変化させることができる。この場合に、Ｐチャネル１
８によって確立されたＰ形ショットキ・カソードとＰｔ
シリサイドとのために、Ｐ形ＬＤＤ注入のために、ター
ンオン・スレショルドは低下し、逆漏れ電流は増加す
る。Ｔｉがシリサイドにおいて用いられる場合には、同
じ変化が生じるが、Ｔｉの場合の好適な目的は、逆漏れ
電流を減少させることである。
【００３６】図５Ｂは、Ｎ形のエピタキシャル層に対す
る本発明の第４の代替的な実施例を図解している。ここ
で、金属シリサイド・アノードのこれ以降の形成に用い
られる金属はチタンであり、Ｐ形ＬＤＤマスクは、比較
的高速で拡散するホウ素原子を導くために、第４のバリ
ア層開口２６を含むように修正される。この場合には、
Ｎ形のエピタキシャル層は、エピタキシャル層１５であ
る。従って、修正されたＰ形のＬＤＤフォトレジスト・
マスクによってマスクされていないエピタキシャル層１
５の部分に、ドーパントが、Ｐ濃度まで注入される。Ｐ
形ＬＤＤの注入は、図５Ａを参照しながら説明したシー
ケンスにおいて述べたのと同じ態様で行われて、第４の
表面Ｎ形ＬＤＤ層２７が形成される。Ｎ形カソード上の
Ｔｉベースのシリサイドに対しては、この構成は、形成
される新規なショットキ・ダイオードのスレショルド・
ターンオン電位を上昇させ、逆漏れ電流を減少させるよ
うに作用する。もちろん、Ｐｔベースのシリサイドにつ
いても、同じことが生じる。
【００３７】図６及び７は、本発明の改良されたショッ
トキ・ダイオード構造の形成に関する主な側面の残りを
図解しているが、特に、バリア層２１によって部分的に
表されているＮ形のショットキと、バリア層２３によっ
て部分的に表されているＰ形のショットキとを参照する
図面である。デバイスを完成させるためには、接点定義
（Contact Definition）マスク及びエッチ・シーケンス
を修正して、ショットキ・ダイオードのアノード領域に
対応する金属アノード領域３１上にある絶縁低温酸化物
（ＬＴＯ）層３０を除去する。アノード領域３１は、好
ましくは、チタン若しくはプラチナ、又は、アルミニウ
ム、タンタル、モリブデンなどのそれ以外の何らかの適
切な金属のブランケット積層（blanket deposition）の
後に形成され、すべての表面を覆う耐熱性の金属ブラン
ケットが形成される。ブランケット積層及びシンタリン
グの後で、アノード領域３１上のものなど、すべての
「ケイ化されていない」金属は取り除かれ、すべての接
点領域３１に金属シリサイドの複合物が残存するように
する。このプロセスの最終的なステップが示されている
が、チタン／タングステンやアルミニウム／銅などの適
切な金属の組合せである第１の金属１（Ｍ１）層３３の
Ｍ１定義マスク・シーケンスを含んでいる。第２の金属
層３４は、Ｍ２マスク及び積層シーケンスを用いて、積
層され、画定される。最後に、ボンド・パッドが画定さ
れ、エッチングされて作成される。以上の結果として、
基礎となるカソード基板とケイ化されたアノードを形成
するのに用いられる金属との関数である十分に低いスレ
ショルド・ターンオンと最小化された逆漏れ電流とを有
するショットキ・ダイオード構造が得られる。
【００３８】以上では本発明を特定の実施例を参照して
説明してきたが、本発明は、冒頭の特許請求の範囲に含
まれる範囲内のすべての修正と均等とのすべてに及ぶこ
とが意図されている。特に、本発明による新規な改良さ
れたショットキ・ダイオード構造の形成は、別の集積化
された構造の製造シーケンスを用いても得ることができ
る。
【図面の簡単な説明】
【図１】従来技術による、ＣＭＯＳ又はＢｉＣＭＯＳ製
造プロセスの１．０マスク、エッチング及び注入シーケ
ンスの単純化された正面図であり、ＮＰＮ埋め込み型コ
レクタ画定開口とＣＭＯＳのＮウェル画定開口とを備え
た１．０Ｎ＋埋め込み層マスクを示している。
【図２】従来技術による、製造プロセスの２．０マス
ク、エッチング及び注入シーケンスの単純化された正面
図であり、ＣＭＯＳのＰウェル画定開口を備えた２．０
Ｐ＋埋め込み層マスクを示している。
【図３】従来技術による３．０マスクのエピタキシャル
成長ステップの単純化された正面図であり、部分的に拡
散された埋め込みコレクタ層と、埋め込みＮウェルと、
埋め込みＰウェルと、すべてのウェルに隣接するチャネ
ル・ストップ領域とを示している。
【図４】図４Ａ及び図４Ｂから構成される。図４Ａは、
本発明による第１の代替的な修正されたＮ形ＬＤＤマス
ク注入シーケンスの単純化された正面図であり、Ｎ形Ｌ
ＤＤドーパントがＮ型エピタキシャル層に導かれる様子
を示している。図４Ｂは、本発明による第２の代替的な
修正されたＮ形ＬＤＤマスク注入シーケンスの単純化さ
れた正面図であり、Ｎ形ＬＤＤドーパントが、Ｐ形Ｐウ
ェルの中に導かれる様子を示している。Ｐ形Ｐウェル
は、Ｐ形エピタキシャル層でもありうる。
【図５】図５Ａ及び図５Ｂから構成される。図５Ａは、
本発明による第１の代替的な修正されたＰ形ＬＤＤマス
ク注入シーケンスの単純化された正面図であり、Ｐ形Ｌ
ＤＤドーパントが、Ｐ形Ｐウェルの中に導かれる様子を
示している。ただし、このＰ形Ｐウェルは、Ｐ形エピタ
キシャル層でもありうる。図５Ｂは、本発明による第２
の代替的な修正されたＰ形ＬＤＤマスク注入シーケンス
の単純化された正面図であり、Ｐ形ＬＤＤドーパントが
Ｎ形エピタキシャル層に導かれる様子を示している。
【図６】本発明による修正されたシリサイド形成シーケ
ンスの単純化された正面図であり、構造上のカソードの
表面に金属シリサイドが形成され、本発明によるショッ
トキ・ダイオードが得られる様子が示されている。
【図７】金属１及び金属２が積層された後の、本発明に
よる２つの代替的なショットキ・ダイオードの単純化さ
れた正面図である。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 一連の製造ステップの一部としてショッ
    トキ・ダイオード構造を製造する方法であって、 ａ）或る導電形と格子配向とを有する半導体基板を確立
    するステップと、 ｂ）前記半導体基板の表面に、選択可能な導電型を有す
    る半導体材料のエピタキシャル層を形成するステップ
    と、 ｃ）前記エピタキシャル層の表面に、或る導電形の不純
    物を選択可能な濃度だけ注入し、表面不純物層を形成す
    るステップと、 ｄ）前記エピタキシャル層の前記表面に金属層を適用
    し、前記金属層を前記エピタキシャル層と反応させて、
    前記表面不純物層上に金属シリサイド層を形成するステ
    ップと、 を含むことを特徴とする方法。
  2. 【請求項２】 請求項１記載の方法において、ステップ
    ｃ）は、ＬＤＤ定義マスクのバリア層開口を通じて前記
    不純物を注入するステップを含むことを特徴とする方
    法。
  3. 【請求項３】 請求項２記載の方法において、前記エピ
    タキシャル層はＮ形の導電形を有するプラチナであり、
    前記不純物はＮ形導電形を有することを特徴とする方
    法。
  4. 【請求項４】 請求項２記載の方法において、前記エピ
    タキシャル層はＮ形の導電形を有するチタンであり、前
    記不純物はＰ形導電形を有することを特徴とする方法。
  5. 【請求項５】 請求項２記載の方法において、前記エピ
    タキシャル層はＰ形の導電形を有するプラチナであり、
    前記不純物はＰ形導電形を有することを特徴とする方
    法。
  6. 【請求項６】 請求項２記載の方法において、前記エピ
    タキシャル層はＰ形の導電形を有するチタンであり、前
    記不純物はＮ形導電形を有することを特徴とする方法。
  7. 【請求項７】 一連のＢｉＣＭＯＳ製造ステップの一部
    としてショットキ・ダイオード構造を製造する方法であ
    って、少なくとも１つのバイポーラ・トランジスタと、
    第１の導電形の第１のウェルを有する第１のＭＯＳトラ
    ンジスタ構造と、第２の導電形の第２のウェルを有する
    第２のＭＯＳトランジスタ構造とを備えた集積構造を選
    択可能な導電形の半導体材料のエピタキシャル層におい
    て形成するステップを含み、前記第１のＭＯＳトランジ
    スタの形成は第１のウェルの表面に第１のＬＤＤ不純物
    を注入するステップを含み、前記第２のＭＯＳトランジ
    スタの形成は第２のウェルの表面に第２のＬＤＤ不純物
    を注入するステップを含み、金属シリサイド・ブランケ
    ットが前記集積構造に適用され、前記エピタキシャル層
    はある導電形と格子配向とを有する半導体基板の表面に
    形成されている、方法において、 ａ）前記第１のウェルを形成する際に、前記第１の導電
    形の第３のウェルを前記エピタキシャル層に形成するス
    テップと、 ｂ）前記第１のＬＤＤ不純物を前記第１のウェルに又は
    前記第２のＬＤＤ不純物を前記第２のウェルに注入する
    際に、前記第１のＬＤＤ不純物又は前記第２の不純物の
    どちらか一方を前記第３のウェルの表面に注入するステ
    ップと、 ｃ）前記金属シリサイド・ブランケットを前記第３のウ
    ェルの前記表面に適用するステップと、 を含むことを特徴とする方法。
  8. 【請求項８】 請求項７記載の方法において、前記第１
    の導電形はＮ形であり、前記第２の導電形はＰ形である
    ことを特徴とする方法。
  9. 【請求項９】 請求項８記載の方法において、前記金属
    シリサイド層はプラチナを用いて形成され、前記第１の
    ＬＤＤ不純物は前記第３のウェルの前記表面に注入さ
    れ、前記第１のＬＤＤ不純物はＮ形の導電形を有するこ
    とを特徴とする方法。
  10. 【請求項１０】 請求項８記載の方法において、前記金
    属シリサイド層はチタンを用いて形成され、前記第１の
    ＬＤＤ不純物は前記第３のウェルの前記表面に注入さ
    れ、前記第１のＬＤＤ不純物はＰ形の導電形を有するこ
    とを特徴とする方法。
  11. 【請求項１１】 請求項７記載の方法において、前記第
    １の導電形はＰ形であり、前記第２の導電形はＮ形であ
    ることを特徴とする方法。
  12. 【請求項１２】 請求項１１記載の方法において、前記
    金属シリサイド層はプラチナを用いて形成され、前記第
    １のＬＤＤ不純物は前記第３のウェルの前記表面に注入
    され、前記第１のＬＤＤ不純物はＰ形の導電形を有する
    ことを特徴とする方法。
  13. 【請求項１３】 請求項１１記載の方法において、前記
    金属シリサイド層はチタンを用いて形成され、前記第１
    のＬＤＤ不純物は前記第２のウェルの前記表面に注入さ
    れ、前記第１のＬＤＤ不純物はＮ形の導電形を有するこ
    とを特徴とする方法。
  14. 【請求項１４】 請求項７記載の方法において、 ａ）前記第２のウェルを形成する際に、前記第２の導電
    形の第４のウェルを前記エピタキシャル層に形成するス
    テップと、 ｂ）前記第１のＬＤＤ不純物を前記第１のウェルに又は
    前記第２のＬＤＤ不純物を前記第２のウェルに注入する
    際に、前記第１のＬＤＤ不純物又は前記第２の不純物の
    どちらか一方を前記第４のウェルの表面に注入するステ
    ップと、 ｃ）前記金属シリサイド・ブランケットを前記第４のウ
    ェルの前記表面に適用するステップと、 を含むことを特徴とする方法。
  15. 【請求項１５】 請求項１４記載の方法において、前記
    第１の導電形はＮ形であり、前記第２の導電形はＰ形で
    あることを特徴とする方法。
  16. 【請求項１６】 請求項１５記載の方法において、前記
    金属シリサイド層はプラチナを用いて形成され、前記第
    １のＬＤＤ不純物は前記第３のウェルの前記表面に注入
    され、前記第２のＬＤＤ不純物は前記第４のウェルの前
    記表面に注入され、前記第１のＬＤＤ不純物はＮ形の導
    電形を有し、前記第２のＬＤＤ不純物はＰ形の導電形を
    有することを特徴とする方法。
  17. 【請求項１７】 請求項１５記載の方法において、前記
    金属シリサイド層はチタンを用いて形成され、前記第１
    のＬＤＤ不純物は前記第３のウェルの前記表面に注入さ
    れ、前記第２のＬＤＤ不純物は前記第４のウェルの前記
    表面に注入され、前記第１のＬＤＤ不純物はＰ形の導電
    形を有し、前記第２のＬＤＤ不純物はＮ形の導電形を有
    することを特徴とする方法。
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