JPH08316464A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH08316464A JPH08316464A JP14417995A JP14417995A JPH08316464A JP H08316464 A JPH08316464 A JP H08316464A JP 14417995 A JP14417995 A JP 14417995A JP 14417995 A JP14417995 A JP 14417995A JP H08316464 A JPH08316464 A JP H08316464A
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- diffusion region
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Abstract
(57)【要約】
【目的】 極めて簡易な構造によってホットキャリアの
問題を解消することができるＭＯＳトランジスタおよび
その製造方法を提供する。 【構成】 ゲート電極としてのポリシリコン層１３に隣
接したシリコン基体１１の表面近傍に、高濃度のｎ++不
純物拡散領域１４（ドレイン）とｎ++不純物拡散領域１
５（ソース）とが形成されている。ｎ++不純物拡散領域
１４，１５のうちシリコン基体１１との境界近傍領域
は、比較的不純物濃度の低い領域（ｎ+ 不純物拡散領域
１８，１９）となっており、その一部はポリシリコン層
１３の下部にまで入り込んでいる。ｎ++不純物拡散領域
１４，１５のうち、ポリシリコン層１３の下のゲート酸
化膜１２に接する一部領域には、酸化シリコンからなる
絶縁領域１６，１７が形成されている。これらの絶縁領
域１６，１７は、ほぼ、低濃度不純物領域であるｎ+ 不
純物拡散領域１８，１９に達する深さを有する。
問題を解消することができるＭＯＳトランジスタおよび
その製造方法を提供する。 【構成】 ゲート電極としてのポリシリコン層１３に隣
接したシリコン基体１１の表面近傍に、高濃度のｎ++不
純物拡散領域１４（ドレイン）とｎ++不純物拡散領域１
５（ソース）とが形成されている。ｎ++不純物拡散領域
１４，１５のうちシリコン基体１１との境界近傍領域
は、比較的不純物濃度の低い領域（ｎ+ 不純物拡散領域
１８，１９）となっており、その一部はポリシリコン層
１３の下部にまで入り込んでいる。ｎ++不純物拡散領域
１４，１５のうち、ポリシリコン層１３の下のゲート酸
化膜１２に接する一部領域には、酸化シリコンからなる
絶縁領域１６，１７が形成されている。これらの絶縁領
域１６，１７は、ほぼ、低濃度不純物領域であるｎ+ 不
純物拡散領域１８，１９に達する深さを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板表面にゲート
酸化膜を介して形成されたゲート電極と、このゲート電
極の両側の半導体基板表面近傍に形成されたソース・ド
レインとしての不純物拡散層とを備えたＭＯＳトランジ
スタおよびその製造方法に関する。
酸化膜を介して形成されたゲート電極と、このゲート電
極の両側の半導体基板表面近傍に形成されたソース・ド
レインとしての不純物拡散層とを備えたＭＯＳトランジ
スタおよびその製造方法に関する。
【０００２】
【従来の技術】従来、この種のＭＯＳトランジスタは、
例えば図８に示すような構造を有していた。この図はＮ
ＭＯＳ型のトランジスタの断面を表すもので、Ｐ型のシ
リコン基体１１上の素子活性領域に、シリコン酸化膜で
あるゲート酸化膜１２を介してゲート電極としてのポリ
シリコン（多結晶シリコン）層１３が形成され、さらに
このポリシリコン層１３に隣接して、シリコン基体１１
の表面近傍に、ソースまたはドレイン領域としての高濃
度の不純物拡散領域（ｎ++不純物拡散領域）１４，１５
が形成されている。
例えば図８に示すような構造を有していた。この図はＮ
ＭＯＳ型のトランジスタの断面を表すもので、Ｐ型のシ
リコン基体１１上の素子活性領域に、シリコン酸化膜で
あるゲート酸化膜１２を介してゲート電極としてのポリ
シリコン（多結晶シリコン）層１３が形成され、さらに
このポリシリコン層１３に隣接して、シリコン基体１１
の表面近傍に、ソースまたはドレイン領域としての高濃
度の不純物拡散領域（ｎ++不純物拡散領域）１４，１５
が形成されている。
【０００３】このようなＭＯＳトランジスタでは、ドレ
イン近傍（ｎ++不純物拡散領域１４の左端領域）におい
て不純物の濃度変化が急峻であるため、ドレインバイア
スが高くなるに従って電界強度が強くなり、いわゆるホ
ットキャリアの問題が生じる。この問題を解決するた
め、一般に、いわゆるＬＤＤ (Lightly-Doped-Drain)構
造が採用されている。これは、図９に示すように、ドレ
イン領域（ｎ++不純物拡散領域１４）およびソース領域
（ｎ++不純物拡散領域１５）とゲート直下のチャネル領
域との境界部分に、ドレイン・ソース領域に比較して低
濃度の不純物拡散領域（ｎ+ 不純物拡散領域１４ａ，１
５ａ）を形成したものである。このような構造にするこ
とで、ドレインバイアスが高くなった場合のドレイン近
傍での電界強度を弱めてホットキャリアの発生を抑制す
ることができる。
イン近傍（ｎ++不純物拡散領域１４の左端領域）におい
て不純物の濃度変化が急峻であるため、ドレインバイア
スが高くなるに従って電界強度が強くなり、いわゆるホ
ットキャリアの問題が生じる。この問題を解決するた
め、一般に、いわゆるＬＤＤ (Lightly-Doped-Drain)構
造が採用されている。これは、図９に示すように、ドレ
イン領域（ｎ++不純物拡散領域１４）およびソース領域
（ｎ++不純物拡散領域１５）とゲート直下のチャネル領
域との境界部分に、ドレイン・ソース領域に比較して低
濃度の不純物拡散領域（ｎ+ 不純物拡散領域１４ａ，１
５ａ）を形成したものである。このような構造にするこ
とで、ドレインバイアスが高くなった場合のドレイン近
傍での電界強度を弱めてホットキャリアの発生を抑制す
ることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなＭＯＳトランジスタは、構造が複雑であり、ＬＤＤ
構造の製造に多くの工程が必要である。また、特に素子
の微細化を図る上でも、このような複雑な構造は好まし
いものではなかった。
うなＭＯＳトランジスタは、構造が複雑であり、ＬＤＤ
構造の製造に多くの工程が必要である。また、特に素子
の微細化を図る上でも、このような複雑な構造は好まし
いものではなかった。
【０００５】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、極めて簡易な構造によってホットキ
ャリアの問題を解消することができ、素子の微細化・高
集積化の要求にも応えることができるＭＯＳトランジス
タおよびその製造方法を提供することにある。
ので、その課題は、極めて簡易な構造によってホットキ
ャリアの問題を解消することができ、素子の微細化・高
集積化の要求にも応えることができるＭＯＳトランジス
タおよびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明に係るＭＯＳトラ
ンジスタは、第１導電型の半導体基板と、この半導体基
板上にゲート酸化膜を介して形成されたゲート電極とし
ての導電層と、前記半導体基板の表面近傍に前記導電層
に隣接して形成されたソースまたはドレインとしての第
２導電型の不純物拡散領域と、この不純物拡散領域のう
ち前記導電層に隣接する一部に、前記不純物拡散領域の
深さより浅く形成された絶縁領域とを備えている。この
絶縁領域は、ドレインとなる不純物拡散領域にのみ形成
するようにしてもよい。
ンジスタは、第１導電型の半導体基板と、この半導体基
板上にゲート酸化膜を介して形成されたゲート電極とし
ての導電層と、前記半導体基板の表面近傍に前記導電層
に隣接して形成されたソースまたはドレインとしての第
２導電型の不純物拡散領域と、この不純物拡散領域のう
ち前記導電層に隣接する一部に、前記不純物拡散領域の
深さより浅く形成された絶縁領域とを備えている。この
絶縁領域は、ドレインとなる不純物拡散領域にのみ形成
するようにしてもよい。
【０００７】請求項３記載のＭＯＳトランジスタは、第
１導電型の半導体基板上に、ゲート酸化膜を介して、ゲ
ート電極としての導電層を形成する工程と、前記半導体
基板の表面近傍に、前記導電層に隣接して、ソースまた
はドレインとしての第２導電型の不純物拡散領域を形成
する工程と、前記不純物拡散領域の形成後、この不純物
拡散領域のうち前記導電層に隣接する一部に、前記不純
物拡散領域の深さより浅く絶縁領域を形成する工程とを
含んでいる。すなわち、本発明は不純物拡散領域の形成
後に絶縁領域を形成するものである。
１導電型の半導体基板上に、ゲート酸化膜を介して、ゲ
ート電極としての導電層を形成する工程と、前記半導体
基板の表面近傍に、前記導電層に隣接して、ソースまた
はドレインとしての第２導電型の不純物拡散領域を形成
する工程と、前記不純物拡散領域の形成後、この不純物
拡散領域のうち前記導電層に隣接する一部に、前記不純
物拡散領域の深さより浅く絶縁領域を形成する工程とを
含んでいる。すなわち、本発明は不純物拡散領域の形成
後に絶縁領域を形成するものである。
【０００８】請求項４記載のＭＯＳトランジスタは、第
１導電型の半導体基板上に、ゲート酸化膜を介して、ゲ
ート電極としての導電層を形成する工程と、前記半導体
基板の表面近傍の前記導電層に隣接する一部に、所定の
深さの絶縁領域を形成する工程と、前記絶縁領域の形成
後、前記半導体基板の表面近傍に前記導電層に隣接し前
記絶縁領域を包含する領域に、ソースまたはドレインと
しての第２導電型の不純物拡散領域を、前記絶縁領域よ
り深く形成する工程とを含んでいる。すなわち、本発明
は絶縁領域の形成後に不純物拡散領域を形成するもので
ある。
１導電型の半導体基板上に、ゲート酸化膜を介して、ゲ
ート電極としての導電層を形成する工程と、前記半導体
基板の表面近傍の前記導電層に隣接する一部に、所定の
深さの絶縁領域を形成する工程と、前記絶縁領域の形成
後、前記半導体基板の表面近傍に前記導電層に隣接し前
記絶縁領域を包含する領域に、ソースまたはドレインと
しての第２導電型の不純物拡散領域を、前記絶縁領域よ
り深く形成する工程とを含んでいる。すなわち、本発明
は絶縁領域の形成後に不純物拡散領域を形成するもので
ある。
【０００９】
【作用】本発明に係るＭＯＳトランジスタまたはその製
造方法では、不純物拡散領域のうち、ゲート電極に隣接
した一部に絶縁領域を不純物拡散領域より浅く形成する
ことにより、不純物拡散領域のうちの不純物濃度の低い
領域のみが残される。これにより、ドレイン領域のゲー
ト近傍における電界強度が強くなることが防止され、ホ
ットキャリアの発生が回避される。
造方法では、不純物拡散領域のうち、ゲート電極に隣接
した一部に絶縁領域を不純物拡散領域より浅く形成する
ことにより、不純物拡散領域のうちの不純物濃度の低い
領域のみが残される。これにより、ドレイン領域のゲー
ト近傍における電界強度が強くなることが防止され、ホ
ットキャリアの発生が回避される。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１１】図１は本発明の一実施例に係るＭＯＳトラ
ンジスタの要部の断面構成を表すものである。ここで
は、ＮＭＯＳトランジスタを例にとって説明する。な
お、従来例（図８，図９）と同一構成要素には同一の符
号を付する。この図に示すように、Ｐ型のシリコン基体
１１上の図示しない素子間分離膜によって区画された素
子活性領域には、シリコン酸化膜であるゲート酸化膜１
２が選択的に形成され、さらにこのゲート酸化膜１２の
上にはゲート電極としてのポリシリコン層１３が形成さ
れている。ポリシリコン層１３に隣接したシリコン基体
１１の表面近傍には、ドレイン領域としての高濃度のｎ
++不純物拡散領域１４とソース領域としてのｎ++不純物
拡散領域１５とが形成されている。ｎ++不純物拡散領域
１４，１５のうちシリコン基体１１との境界近傍領域
は、比較的不純物濃度の低い領域（ｎ+不純物拡散領域
１８，１９）となっており、その一部はポリシリコン層
１３の下部にまで入り込んでいる。ｎ++不純物拡散領域
１４のうち、ポリシリコン層１３下のゲート酸化膜１２
に接する一部領域には、酸化シリコンからなる絶縁領域
１６が形成され、同様にｎ++不純物拡散領域１５のう
ち、ポリシリコン層１３下のゲート酸化膜１２に接する
一部領域には、酸化シリコンからなる絶縁領域１７が形
成されている。これらの絶縁領域１６，１７は、ほぼ、
低濃度不純物領域であるｎ+ 不純物拡散領域１８，１９
に達する深さを有している。
ンジスタの要部の断面構成を表すものである。ここで
は、ＮＭＯＳトランジスタを例にとって説明する。な
お、従来例（図８，図９）と同一構成要素には同一の符
号を付する。この図に示すように、Ｐ型のシリコン基体
１１上の図示しない素子間分離膜によって区画された素
子活性領域には、シリコン酸化膜であるゲート酸化膜１
２が選択的に形成され、さらにこのゲート酸化膜１２の
上にはゲート電極としてのポリシリコン層１３が形成さ
れている。ポリシリコン層１３に隣接したシリコン基体
１１の表面近傍には、ドレイン領域としての高濃度のｎ
++不純物拡散領域１４とソース領域としてのｎ++不純物
拡散領域１５とが形成されている。ｎ++不純物拡散領域
１４，１５のうちシリコン基体１１との境界近傍領域
は、比較的不純物濃度の低い領域（ｎ+不純物拡散領域
１８，１９）となっており、その一部はポリシリコン層
１３の下部にまで入り込んでいる。ｎ++不純物拡散領域
１４のうち、ポリシリコン層１３下のゲート酸化膜１２
に接する一部領域には、酸化シリコンからなる絶縁領域
１６が形成され、同様にｎ++不純物拡散領域１５のう
ち、ポリシリコン層１３下のゲート酸化膜１２に接する
一部領域には、酸化シリコンからなる絶縁領域１７が形
成されている。これらの絶縁領域１６，１７は、ほぼ、
低濃度不純物領域であるｎ+ 不純物拡散領域１８，１９
に達する深さを有している。
【００１２】なお、図示はしないが、以上の各素子部は
シリコン酸化膜からなる層間絶縁膜で覆われ、この層間
絶縁膜に設けられた開口によりｎ++不純物拡散領域１
４，１５と配線層（図示せず）との間にコンタクトが形
成されるようになっている。
シリコン酸化膜からなる層間絶縁膜で覆われ、この層間
絶縁膜に設けられた開口によりｎ++不純物拡散領域１
４，１５と配線層（図示せず）との間にコンタクトが形
成されるようになっている。
【００１３】以上のような構成のＭＯＳトランジスタで
は、オン状態においてキャリア（ここでは電子）は、図
２の矢印２１で示す経路を流れる。すなわち、ソース領
域のうちの不純物濃度が低くなっているｎ+ 不純物拡散
領域１９をＰＮ接合面（ｎ+不純物拡散領域１９とシリ
コン基体１１との境界面）に沿って流れ、ゲート（ポリ
シリコン層１３）直下のチャネル領域を経て、さらにド
レイン領域のうちの不純物濃度が低くなっているｎ+ 不
純物拡散領域１８をＰＮ接合面（ｎ+ 不純物拡散領域１
８とシリコン基体１１との境界面）に沿って流れる。結
局、キャリアは不純物濃度の低い領域を長い路程で流れ
ることとなる。また、ゲートに隣接した領域に形成され
た絶縁領域１６，１７は酸化シリコンで構成され、これ
はシリコンに比べて低い比誘電率を有している。これら
のことから、ドレイン領域のゲート近傍領域２２（図
２）の電界は強くならず、ドレイン領域のゲート近傍に
おけるホットキャリアの発生が抑制される。
は、オン状態においてキャリア（ここでは電子）は、図
２の矢印２１で示す経路を流れる。すなわち、ソース領
域のうちの不純物濃度が低くなっているｎ+ 不純物拡散
領域１９をＰＮ接合面（ｎ+不純物拡散領域１９とシリ
コン基体１１との境界面）に沿って流れ、ゲート（ポリ
シリコン層１３）直下のチャネル領域を経て、さらにド
レイン領域のうちの不純物濃度が低くなっているｎ+ 不
純物拡散領域１８をＰＮ接合面（ｎ+ 不純物拡散領域１
８とシリコン基体１１との境界面）に沿って流れる。結
局、キャリアは不純物濃度の低い領域を長い路程で流れ
ることとなる。また、ゲートに隣接した領域に形成され
た絶縁領域１６，１７は酸化シリコンで構成され、これ
はシリコンに比べて低い比誘電率を有している。これら
のことから、ドレイン領域のゲート近傍領域２２（図
２）の電界は強くならず、ドレイン領域のゲート近傍に
おけるホットキャリアの発生が抑制される。
【００１４】なお、本実施例では、ドレインおよびソー
ス領域の双方に絶縁領域１６，１７を形成するようにし
たが、図３に示すように、ドレイン領域（ｎ++不純物拡
散領域１４）にのみ絶縁領域１６を形成するようにして
もよい。
ス領域の双方に絶縁領域１６，１７を形成するようにし
たが、図３に示すように、ドレイン領域（ｎ++不純物拡
散領域１４）にのみ絶縁領域１６を形成するようにして
もよい。
【００１５】次に、図４ないし図７を参照して、以上の
ような構成のＮＭＯＳトランジスタの製造方法を説明す
る。
ような構成のＮＭＯＳトランジスタの製造方法を説明す
る。
【００１６】まず、図４に示すように、Ｐ型のシリコン
基体１１の素子活性領域表面にシリコン酸化膜であるゲ
ート絶縁膜１２を形成したのち、ＣＶＤ（Chemical Vap
or Deposition)法やスパッタリング法等によってポリシ
リコン層１３を堆積させ、これらをパターニングしてＮ
ＭＯＳトランジスタのゲート電極を形成する。
基体１１の素子活性領域表面にシリコン酸化膜であるゲ
ート絶縁膜１２を形成したのち、ＣＶＤ（Chemical Vap
or Deposition)法やスパッタリング法等によってポリシ
リコン層１３を堆積させ、これらをパターニングしてＮ
ＭＯＳトランジスタのゲート電極を形成する。
【００１７】次に、図５に示すように、ゲート電極と自
己整合的に、例えば砒素（ＡS ）をイオンインプランテ
ーションにより打ち込み、ドレイン領域としてのｎ++不
純物拡散領域１４とソース領域としてのｎ++不純物拡散
領域１５とを形成する。
己整合的に、例えば砒素（ＡS ）をイオンインプランテ
ーションにより打ち込み、ドレイン領域としてのｎ++不
純物拡散領域１４とソース領域としてのｎ++不純物拡散
領域１５とを形成する。
【００１８】次に、図６に示すように、ドレインおよび
ソース領域のゲートに接する一部領域に、エッチングに
より、ｎ+ 不純物拡散領域１８，１９を残すように凹部
２４，２５を形成する。
ソース領域のゲートに接する一部領域に、エッチングに
より、ｎ+ 不純物拡散領域１８，１９を残すように凹部
２４，２５を形成する。
【００１９】次に、図７に示すように、ＣＶＤ等により
凹部２４，２５を酸化シリコンで埋めて、絶縁領域１
６，１７を形成する。
凹部２４，２５を酸化シリコンで埋めて、絶縁領域１
６，１７を形成する。
【００２０】これ以降は通常のＭＯＳプロセス工程を行
う。すなわち、図示しないシリコン酸化膜等の層間絶縁
膜を全面に形成し、この層間絶縁膜にドレイン・ソース
領域（ｎ++不純物拡散領域１４，１５）に達する開口を
あけ、これをアルミニウムで埋めて図示しないアルミニ
ウム配線層とのコンタクトを形成し、さらにコンタクト
を安定化するためのシンタリング熱処理を行う。
う。すなわち、図示しないシリコン酸化膜等の層間絶縁
膜を全面に形成し、この層間絶縁膜にドレイン・ソース
領域（ｎ++不純物拡散領域１４，１５）に達する開口を
あけ、これをアルミニウムで埋めて図示しないアルミニ
ウム配線層とのコンタクトを形成し、さらにコンタクト
を安定化するためのシンタリング熱処理を行う。
【００２１】なお、上記説明では、凹部２４，２５を酸
化シリコンで埋める工程と、その後の層間絶縁膜の形成
工程とを別工程として発明したが、これらを一時に行う
ようにしてもよい。
化シリコンで埋める工程と、その後の層間絶縁膜の形成
工程とを別工程として発明したが、これらを一時に行う
ようにしてもよい。
【００２２】また、本実施例では、ドレイン・ソース領
域形成後に絶縁領域１６，１７を形成することとした
が、絶縁領域１６，１７を先に形成してからドレイン・
ソース領域を形成するようにしてもよい。
域形成後に絶縁領域１６，１７を形成することとした
が、絶縁領域１６，１７を先に形成してからドレイン・
ソース領域を形成するようにしてもよい。
【００２３】また、本実施例ではＮＭＯＳトランジスタ
について説明したが、ＰＭＯＳトランジスタにも適用で
きるのはもちろんである。この場合には、シリコン基体
をｎ型とし、ソース・ドレイン領域をｐ++不純物拡散領
域とすればよい。
について説明したが、ＰＭＯＳトランジスタにも適用で
きるのはもちろんである。この場合には、シリコン基体
をｎ型とし、ソース・ドレイン領域をｐ++不純物拡散領
域とすればよい。
【００２４】
【発明の効果】以上説明したように、本発明に係るＭＯ
Ｓトランジスタおよびその製造方法によれば、ソース・
ドレイン領域としての不純物拡散領域のうち、ゲート電
極に隣接した一部に絶縁領域を不純物拡散領域より浅く
形成して、不純物拡散領域のうちの不純物濃度の低い領
域のみを残すようにしたので、ドレイン領域のゲート近
傍における電界強度が強くなることが防止され、ホット
キャリアの発生が回避される。すなわち、従来のＬＤＤ
構造のような複雑な構造でなく、極めて簡易な構造であ
るにもかかわらず、ＬＤＤ構造が有する優れた特性を得
ることができる。このため、高集積化および微細化が容
易となる効果がある。また、ＬＤＤ構造を作成する必要
がないため、ＬＤＤイオン注入工程を削減でき、このた
め製造に要する期間を短縮することができるという効果
がある。
Ｓトランジスタおよびその製造方法によれば、ソース・
ドレイン領域としての不純物拡散領域のうち、ゲート電
極に隣接した一部に絶縁領域を不純物拡散領域より浅く
形成して、不純物拡散領域のうちの不純物濃度の低い領
域のみを残すようにしたので、ドレイン領域のゲート近
傍における電界強度が強くなることが防止され、ホット
キャリアの発生が回避される。すなわち、従来のＬＤＤ
構造のような複雑な構造でなく、極めて簡易な構造であ
るにもかかわらず、ＬＤＤ構造が有する優れた特性を得
ることができる。このため、高集積化および微細化が容
易となる効果がある。また、ＬＤＤ構造を作成する必要
がないため、ＬＤＤイオン注入工程を削減でき、このた
め製造に要する期間を短縮することができるという効果
がある。
【図１】本発明の一実施例に係るＭＯＳトランジスタの
構造を表す断面図である。
構造を表す断面図である。
【図２】このＭＯＳトランジスタの動作を説明するため
の断面図である。
の断面図である。
【図３】本発明の他の実施例に係るＭＯＳトランジスタ
の構造を表す断面図である。
の構造を表す断面図である。
【図４】図１のＭＯＳトランジスタの製造方法を表す断
面図である。
面図である。
【図５】図４に続く工程を説明するための断面図であ
る。
る。
【図６】図５に続く工程を説明するための断面図であ
る。
る。
【図７】図６に続く工程を説明するための断面図であ
る。
る。
【図８】従来のＭＯＳトランジスタの構造を表す断面図
である。
である。
【図９】従来の他のＭＯＳトランジスタの構造を表す断
面図である。
面図である。
１１ シリコン基体（シリコン基板） １２ ゲート酸化膜 １３ ポリシリコン層（ゲート電極） １４ ｎ++不純物拡散領域（ドレイン） １５ ｎ++不純物拡散領域（ソース） １６，１７ 絶縁領域（酸化シリコン） １８，１９ ｎ+ 不純物拡散領域 ２４，２５ 凹部
Claims (4)
- 【請求項１】 第１導電型の半導体基板と、 この半導体基板上にゲート酸化膜を介して形成されたゲ
ート電極としての導電層と、 前記半導体基板の表面近傍に前記導電層に隣接して形成
されたソースまたはドレインとしての第２導電型の不純
物拡散領域と、 この不純物拡散領域のうち前記導電層に隣接する一部
に、前記不純物拡散領域の深さより浅く形成された絶縁
領域とを備えたことを特徴とするＭＯＳトランジスタ。 - 【請求項２】 前記絶縁領域は、ドレインとなる不純物
拡散領域にのみ形成されていることを特徴とする請求項
１記載のＭＯＳトランジスタ。 - 【請求項３】 第１導電型の半導体基板上に、ゲート酸
化膜を介して、ゲート電極としての導電層を形成する工
程と、 前記半導体基板の表面近傍に、前記導電層に隣接して、
ソースまたはドレインとしての第２導電型の不純物拡散
領域を形成する工程と、 前記不純物拡散領域の形成後、この不純物拡散領域のう
ち前記導電層に隣接する一部に、前記不純物拡散領域の
深さより浅く絶縁領域を形成する工程とを含むことを特
徴とするＭＯＳトランジスタの製造方法。 - 【請求項４】 第１導電型の半導体基板上に、ゲート酸
化膜を介して、ゲート電極としての導電層を形成する工
程と、 前記半導体基板の表面近傍の前記導電層に隣接する一部
に、所定の深さの絶縁領域を形成する工程と、 前記絶縁領域の形成後、前記半導体基板の表面近傍に前
記導電層に隣接し前記絶縁領域を包含する領域に、ソー
スまたはドレインとしての第２導電型の不純物拡散領域
を、前記絶縁領域より深く形成する工程とを含むことを
特徴とするＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14417995A JPH08316464A (ja) | 1995-05-19 | 1995-05-19 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14417995A JPH08316464A (ja) | 1995-05-19 | 1995-05-19 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316464A true JPH08316464A (ja) | 1996-11-29 |
Family
ID=15356044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14417995A Pending JPH08316464A (ja) | 1995-05-19 | 1995-05-19 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150331A (ja) * | 2003-11-14 | 2005-06-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1995
- 1995-05-19 JP JP14417995A patent/JPH08316464A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150331A (ja) * | 2003-11-14 | 2005-06-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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