JPH01223765A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01223765A JPH01223765A JP5005788A JP5005788A JPH01223765A JP H01223765 A JPH01223765 A JP H01223765A JP 5005788 A JP5005788 A JP 5005788A JP 5005788 A JP5005788 A JP 5005788A JP H01223765 A JPH01223765 A JP H01223765A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- silicon substrate
- type
- buried layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 20
- 229910052710 silicon Inorganic materials 0.000 abstract description 20
- 239000010703 silicon Substances 0.000 abstract description 20
- 239000013078 crystal Substances 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 3
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- 238000000206 photolithography Methods 0.000 abstract description 2
- -1 arsenic ions Chemical class 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-IGMARMGPSA-N Protium Chemical compound [1H] YZCKVEUIGOORGS-IGMARMGPSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にバイポーラ
トランジスタの製造方法に関する。
トランジスタの製造方法に関する。
従来、バイポーラトランジスタは一導電型シリコン基板
上に高濃度の逆導電型埋込層を形成し、その埋込層を含
めたシリコン基板表面に、厚い酸化膜を形成する。しか
る後に酸化膜を選択的に除去して開口部を形成し、その
開口部に露出したシリコン基板にイオン注入法により高
濃度の逆導電型の埋込層を形成し、その埋込層の上にエ
ピタキシャル成長法により逆導電型導電層を形成してい
る。
上に高濃度の逆導電型埋込層を形成し、その埋込層を含
めたシリコン基板表面に、厚い酸化膜を形成する。しか
る後に酸化膜を選択的に除去して開口部を形成し、その
開口部に露出したシリコン基板にイオン注入法により高
濃度の逆導電型の埋込層を形成し、その埋込層の上にエ
ピタキシャル成長法により逆導電型導電層を形成してい
る。
次に、上述の方法を具体的に図面を参照して説明すると
、第２図（ａ）〜（ｃ）は従来の半導体装置の製造方法
の一実施例を説明するための工程順に示した半導体チッ
プの断面図である。まず、第２図（ａ）に示すように、
Ｐ型シリコン基板１上に、イオン注入法によりＮ型埋込
層５を形成する。次に高圧酸化法により、第１の酸化膜
２を形成する９次に、第２図（ｂ）に示すように、反応
性エツチング法によりＮ型埋込層５の上の第１の酸化膜
２を除去して開口部３を形成する。次に、第２図（ｃ）
に示すように、Ｎ型埋込層５の上にエピタキシャル成長
法によりＮ型エピタキシャル層６を成長する。
、第２図（ａ）〜（ｃ）は従来の半導体装置の製造方法
の一実施例を説明するための工程順に示した半導体チッ
プの断面図である。まず、第２図（ａ）に示すように、
Ｐ型シリコン基板１上に、イオン注入法によりＮ型埋込
層５を形成する。次に高圧酸化法により、第１の酸化膜
２を形成する９次に、第２図（ｂ）に示すように、反応
性エツチング法によりＮ型埋込層５の上の第１の酸化膜
２を除去して開口部３を形成する。次に、第２図（ｃ）
に示すように、Ｎ型埋込層５の上にエピタキシャル成長
法によりＮ型エピタキシャル層６を成長する。
上述した半導体装置の製造方法では、例えば、Ｐ型シリ
コン基板１上の第１の酸化膜２の厚さが１．３μｍに形
成したとき、Ｎ型埋込層５の上の第１の酸化膜２の厚さ
が１゛、７μｍとなり、Ｎ型埋込層５の表面がＰ型シリ
コン基板１の表面より０．１８μｍ程度低くなる。これ
はＰ型シリコン基板１とＮ型埋込層５における不純物濃
度の違いにより、酸化速度の差があることに起因する。
コン基板１上の第１の酸化膜２の厚さが１．３μｍに形
成したとき、Ｎ型埋込層５の上の第１の酸化膜２の厚さ
が１゛、７μｍとなり、Ｎ型埋込層５の表面がＰ型シリ
コン基板１の表面より０．１８μｍ程度低くなる。これ
はＰ型シリコン基板１とＮ型埋込層５における不純物濃
度の違いにより、酸化速度の差があることに起因する。
このため、酸化膜２を除去して開口部３を形成すると、
Ｐ型シリコン基板１に段差部７か形成され、エピタキシ
ャル成長法でＮ型エピタキシャル層６を形成するときに
、底面からの成長部分と段差部７からの成長部分との境
界に結晶の欠陥部８が発生するという問題がある。
Ｐ型シリコン基板１に段差部７か形成され、エピタキシ
ャル成長法でＮ型エピタキシャル層６を形成するときに
、底面からの成長部分と段差部７からの成長部分との境
界に結晶の欠陥部８が発生するという問題がある。
本発明の目的は、埋込層の上に形成するエピタキシャル
層に結晶欠陥が発生しない半導体装置の製造方法を提供
するこにある。
層に結晶欠陥が発生しない半導体装置の製造方法を提供
するこにある。
本発明の半導体装置の製造方法は、−導電型半導体基板
に絶縁膜を形成する工程と、前記絶縁膜に選択的に開口
部を形成する工程と、前記開口部に高濃度の不純物をイ
オン注入して逆導電型埋込層形成し、引続き前記逆導電
型埋込層上にエピタキシャル成長法により逆導電型層を
形成する工程とを含んで構成される。
に絶縁膜を形成する工程と、前記絶縁膜に選択的に開口
部を形成する工程と、前記開口部に高濃度の不純物をイ
オン注入して逆導電型埋込層形成し、引続き前記逆導電
型埋込層上にエピタキシャル成長法により逆導電型層を
形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの断面図である。まず、
第１図（ａ）に示すように、Ｐ型シリコン基板１の表面
に高圧酸化法により厚さ１．５μｍの第１の酸化膜２を
形成する。次に、第１図（ｂ）に示すように、ホトリソ
グラフィ法により第１の酸化膜を選択的に除去して開口
部３を形成する。次に、第１図（ｃ）に示すように、開
口部３に露出したＰ型シリコン基板１の表面に厚さ２０
ｎｍの第２の酸化膜４を形成した後、ひ素を第２の酸化
膜４の上からＰ型シリコン基板１にイオン注入して、熱
処理して結晶の損傷部を回復させ、Ｎ型埋込層５を形成
する。次に、第１図（ｄ）に示すように、第２の酸化膜
４をぶつ化水素系のエツチング液でエツチング除去し、
その後に、エピタキシャル成長法によりエピタキシャル
層を形成する。このエピタキシャル成長の成長条件は、
例えば、成長温度を９００℃、ガスの流量を、ジクロル
クララシラン（ＳｉＨ２ＣＬ２）を３００ｃｍ３／ｍｉ
ｎ、塩化水素を６００ｃｍ３／ ｍ ｉ ｎ、水素を１
６０ｃｍ’／ｍｉｎ、圧力を６６６６Ｐａにし、更に、
所要のドーピング量のホスフィン（ＰＨ３）を添加する
ことにより、第１の酸化膜の上には成長せず露出したＮ
型埋込層５の上にＮ型エピタキシャル層６が形成される
。
めの工程順に示す半導体チップの断面図である。まず、
第１図（ａ）に示すように、Ｐ型シリコン基板１の表面
に高圧酸化法により厚さ１．５μｍの第１の酸化膜２を
形成する。次に、第１図（ｂ）に示すように、ホトリソ
グラフィ法により第１の酸化膜を選択的に除去して開口
部３を形成する。次に、第１図（ｃ）に示すように、開
口部３に露出したＰ型シリコン基板１の表面に厚さ２０
ｎｍの第２の酸化膜４を形成した後、ひ素を第２の酸化
膜４の上からＰ型シリコン基板１にイオン注入して、熱
処理して結晶の損傷部を回復させ、Ｎ型埋込層５を形成
する。次に、第１図（ｄ）に示すように、第２の酸化膜
４をぶつ化水素系のエツチング液でエツチング除去し、
その後に、エピタキシャル成長法によりエピタキシャル
層を形成する。このエピタキシャル成長の成長条件は、
例えば、成長温度を９００℃、ガスの流量を、ジクロル
クララシラン（ＳｉＨ２ＣＬ２）を３００ｃｍ３／ｍｉ
ｎ、塩化水素を６００ｃｍ３／ ｍ ｉ ｎ、水素を１
６０ｃｍ’／ｍｉｎ、圧力を６６６６Ｐａにし、更に、
所要のドーピング量のホスフィン（ＰＨ３）を添加する
ことにより、第１の酸化膜の上には成長せず露出したＮ
型埋込層５の上にＮ型エピタキシャル層６が形成される
。
尚この実施例はＮＰＮ）ランジスタの能動素子形成領域
であるＮ型のエピタキシャル層を形成する場合を示して
いるが、この方法はＰＮＰトランジスタの能動素子形成
領域、すなわちＰ型エピタキシャル層を形成することに
も適用出来る。
であるＮ型のエピタキシャル層を形成する場合を示して
いるが、この方法はＰＮＰトランジスタの能動素子形成
領域、すなわちＰ型エピタキシャル層を形成することに
も適用出来る。
以上説明したように本発明は、シリコン基板の上の酸化
膜？選択除去して開口部を形成した後に、イオン注入法
で埋込層を形成するこによって、埋込層とシリコン基板
との間に段差をなくしたので、結晶欠陥のないエピタキ
シャル層が得られるという効果がある。
膜？選択除去して開口部を形成した後に、イオン注入法
で埋込層を形成するこによって、埋込層とシリコン基板
との間に段差をなくしたので、結晶欠陥のないエピタキ
シャル層が得られるという効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの断面図、第２図（ａ）
〜（ｃ）は従来の半導体装置の製造方法の一実施例を説
明するための工程順に示した半導体チップの断面図であ
る。 １・・・Ｐ型シリコン基板、２・・・第１の酸化膜、３
・・・開口部、４・・・第２の酸化膜、５・・・Ｎ型埋
込層、６・・・Ｎ型エピタキシャル層、７・・・段差部
、８・・・欠陥部。
めの工程順に示す半導体チップの断面図、第２図（ａ）
〜（ｃ）は従来の半導体装置の製造方法の一実施例を説
明するための工程順に示した半導体チップの断面図であ
る。 １・・・Ｐ型シリコン基板、２・・・第１の酸化膜、３
・・・開口部、４・・・第２の酸化膜、５・・・Ｎ型埋
込層、６・・・Ｎ型エピタキシャル層、７・・・段差部
、８・・・欠陥部。
Claims (1)
- 一導電型半導体基板に絶縁膜を形成する工程と、前記
絶縁膜に選択的に開口部を形成する工程と、前記開口部
に高濃度の不純物をイオン注入して逆導電型埋込層を形
成し、引続き前記逆導電型埋込層上にエピタキシャル成
長法により逆導電型層を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005788A JPH01223765A (ja) | 1988-03-02 | 1988-03-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005788A JPH01223765A (ja) | 1988-03-02 | 1988-03-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223765A true JPH01223765A (ja) | 1989-09-06 |
Family
ID=12848370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005788A Pending JPH01223765A (ja) | 1988-03-02 | 1988-03-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0933801A1 (fr) * | 1998-01-30 | 1999-08-04 | STMicroelectronics S.A. | Procédé de dépÔt d'une région de silicium monocristallin |
| US6143073A (en) * | 1998-11-19 | 2000-11-07 | Heraeus Shin-Etsu America | Methods and apparatus for minimizing white point defects in quartz glass crucibles |
-
1988
- 1988-03-02 JP JP5005788A patent/JPH01223765A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0933801A1 (fr) * | 1998-01-30 | 1999-08-04 | STMicroelectronics S.A. | Procédé de dépÔt d'une région de silicium monocristallin |
| FR2774509A1 (fr) * | 1998-01-30 | 1999-08-06 | Sgs Thomson Microelectronics | Procede de depot d'une region de silicium monocristallin |
| US6165265A (en) * | 1998-01-30 | 2000-12-26 | Stmicroelectronics S.A. | Method of deposition of a single-crystal silicon region |
| US6143073A (en) * | 1998-11-19 | 2000-11-07 | Heraeus Shin-Etsu America | Methods and apparatus for minimizing white point defects in quartz glass crucibles |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0437152A (ja) | 半導体装置の製造方法 | |
| JPH09167777A (ja) | 半導体装置及びその製造方法 | |
| JPH01223765A (ja) | 半導体装置の製造方法 | |
| JPH0645340A (ja) | 半導体装置及びその製造方法 | |
| JPH03235326A (ja) | 半導体装置の製造方法 | |
| JPS60175452A (ja) | トランジスタの製造方法 | |
| JPS6376377A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0249019B2 (ja) | Handotaisochinoseizohoho | |
| JPH03270020A (ja) | 半導体装置の製造方法 | |
| KR940005449B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| JPH01108772A (ja) | バイポーラトランジスタの製造方法 | |
| JPS61208235A (ja) | 半導体装置の製造方法 | |
| JPH04129215A (ja) | 半導体装置の製造方法 | |
| JPH0475349A (ja) | 半導体装置の製造方法 | |
| JPS6358921A (ja) | 半導体装置の製造方法 | |
| JPS60175416A (ja) | 半導体装置の製造方法 | |
| JPH0399434A (ja) | 半導体装置の製造方法 | |
| JPH1050820A (ja) | 半導体装置およびその製造方法 | |
| JPH07122489A (ja) | 半導体装置の製造方法 | |
| JPH04186724A (ja) | 半導体装置の製造方法 | |
| JPH05343416A (ja) | 半導体装置の製造方法 | |
| JPH0278227A (ja) | コレクタ分離拡散トランジスタとその製造方法 | |
| JPS63107165A (ja) | 半導体装置とその製造法 | |
| JPS639150A (ja) | 半導体装置の製造方法 | |
| JPS5917244A (ja) | 半導体装置の製造方法 |